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计算机组成原理与体系结构优选计算机组成原理与体系结构5.1存储体系概述❖一个二进制位（bit）是构成存储器的最小单位；字节（8bits）是数据存储的基本单位。❖单元地址是内存单元的唯一标志。❖存储器具有两种基

本的访问操作读和写。存储器的分类主存储器的性能指标存储器的层次结构一二三一、存储器的分类❖1、计算机存储系统中的存储器分类❖（1）按存储介质分类❖半导体器件半导体存储器（RAM、ROM，用作主存）❖磁性材料磁表面存储器（磁盘、

磁带，用作辅存）❖光介质光盘存储器（用作辅存）❖（2）按存取方式分类❖随机存取存储器存储器中任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关（主存）❖顺序存取存储器存取时间和存储单元的物理位置有关（磁盘

、磁带）❖相联存储器按内容访问。一、存储器的分类❖1、计算机存储系统中的存储器分类❖（3）按存储器的读写功能分类❖只读存储器（ROM）一般隐含指随机存取。❖读写存储器（RAM）一般隐含指随机存取。❖（4）按信息的可保存性分类❖永久记忆的存储器又称

非易失性存储器，在断电后还能保存信息（辅存、ROM）❖非永久记忆的存储器又称易失性存储器，在断电后信息丢失（主存中的RAM）一、存储器的分类▪（5）按在计算机系统中的作用分类▪主存储器又称内存，为主机的一部分，用于存放系统当前正在执行的数据和程序，属于

临时存储器。▪辅助存储器又称外存，为外部设备，用于存放暂不用的数据和程序，属于永久存储器。CPU内存储器外存储器一、存储器的分类❖2、计算机的主存储器分类❖主存的地位在现代计算机中，主存储器处于全机的中心地位。

❖主存的分类要求为随机存取、快速❖随机读写存储器（RAM）❖只读存储器（ROM）❖掩膜式只读存储器（MROM）❖可编程只读存储器(PROM)❖可擦除可编程序的只读存储器(EPROM)❖电可擦除的可编程序的只读存储器(E2PROM)❖闪存(Flashmemo

ry)介于EPROM和E2PROM之间的永久性存储器存储器分类综述主存储器辅助存储器存储器RAMROMSRAMDRAM磁盘光盘软盘硬盘→Cache磁带MROMPROMEPROME2PROMCD-ROMWO

RMEOD二、主存储器的性能指标❖1、存储容量❖指存储器可容纳的二进制信息量，描述存储容量的单位是字节或位。❖量化单位❖1K＝2101M＝2201G＝2301T＝240❖存储器芯片的存储容量＝存储单元个

数×每存储单元的位数兆千兆太二、主存储器的性能指标❖2、存储速度由以下3个方法来衡量。❖存取时间（MemoryAccessTime）指启动一次存储器操作到完成该操作所需的全部时间。存取时间愈短，其性能愈好。

通常存取时间用纳秒（ns＝10－9s）为单位。❖存储周期（MemoryCycleTime）指存储器进行连续两次独立的存储器操作所需的最小间隔时间。❖通常存取周期TC大于存取时间tA，即TC≥tA。❖存储器带宽是单位时间里存储器所能存取的最大信息量，存储器带宽的计量单位通常是位/秒（bps）

或字节/秒，它是衡量数据传输速率的重要技术指标。二、主存储器的性能指标❖3、存储器的价格用每位的价格来衡量。❖设存储器容量为S，总价格为C，则位价为C/S(分/位)。❖它不仅包含了存储元件的价格，还包括为该存储器操作服务的外围电路的价格。❖4、可靠性指存储器正常工作（正确存取）的性能。❖

5、功耗存储器工作的耗电量。❖存储容量、速度和价格的关系❖速度快的存储器往往价格较高，容量也较小。❖容量、速度和价格三个指标是相互制约的。三、存储器的层次结构Cache主主主主主主主访问速度越来越快存储容量越来越大，每位的价格越来越便宜

存储器的主要性能特性比较存储器层次通用寄存器Cache主存储器磁盘存储器脱机存储器存储周期<10ns10～60ns60～300ns10～30ms2～20min存储容量<512B8KB～2MB32MB～1GB1

GB～1TB5GB～10TB价格很高较高高较低低材料工艺ECLSRAMDRAM磁表面磁、光等ms（毫秒），μs（微秒），ns（毫微秒）1s=1000ms，1ms=1000μsRAMBUS内存条DDR内存条内存硬盘磁盘片磁头马达磁

头驱动辅助电路第五，Cache的层次。电源不掉电的情况下，信息也会丢失，因此需要不断刷新。代表USB移动硬盘、U盘等。访问方式保护对主存信息的使用可以有三种方式读（R）、写（W）、执行（E）存储周期为存储器存储周期的两倍，即500ns×2＝1μs。4M×4位的D

RAMRDRAM(RambusDRAM）工作原理闪速存储器是在EPROM基础上增加了电路的电擦除和重新编程功能。段页式虚拟存储器中逻辑地址与物理地址的转换关系同时又解决了集中式刷新中“死区”时间过长的问题。同时又解决了集中式刷新中“死区”时间过长的问题。读不命中通常有两种解决方法4M×

4位的DRAM双向译码方式n位地址分为行、列地址分别译码软驱是数据和程序进入微机的一个门户。1K＝2101M＝2201G＝2301T＝240软驱是数据和程序进入微机的一个门户。三、IntelCore微架构的多核高效内存管理技术主存的分类要求为随机存取、快速页式虚拟存储器中逻辑地址与物理地址的转换

关系软盘写保护磁带光盘驱动器优盘5.2主存储器❖特点❖主存储器可以被CPU直接存取（访问）。❖一般由半导体材质构成。❖随机存取读写任意存储单元所用时间是相同的，与单元地址无关。❖与辅存相比，速度快，价格高，容量小。❖主存的操作❖读存储器操作❖写存储

器操作主存DBABCBCPUARDRR/WReady5.2主存储器❖主存储器按其功能可分为RAM和ROM。随机读写存储器RAM只读存储器ROM高性能的主存储器一二三一、随机读写存储器RAM一、随机读写存储器RAM静态存储器（SRAM）1动态存储器（DRAM）2SRAM和DRA

M的对比31、静态存储器（SRAM）静态存储器（SRAM）（1）SRAM存储位元（2）SRAM存储器（3）SRAM存储器的特点（1）SRAM存储位元❖“1”状态T1截止，T2导通❖“0”状态T2截止，T1导通X地址译码线VccT7T8T6

T5T3T4T1T2Y地址译码线ABI/OI/ODD六管MOS静态存储器结构（2）SRAM存储器❖地址译码方式❖线性译码方式n位地址线，经过一维译码后，有2n根选择线。❖双向译码方式读/写控制读/写放大器存储矩阵地址译码器......n02n-1WW...B0B1Bm-1地

址（2）SRAM存储器▪双向译码方式n位地址分为行、列地址分别译码行地址数据控制列地址存储单元阵列存储单元阵列存储单元阵列行地址译码行选择驱动存储矩阵列I/O电路列选择驱动列地址译码数据驱动输入数据控制.......字..2114SRAM存储器❖1K×4位2114地址

线10根数据线4根A9～A0D3～D0CSWE片选线写使能同时又解决了集中式刷新中“死区”时间过长的问题。（4）按信息的可保存性分类Cache的内容是主存部分内容的副本，Cache的功能均由硬件实现，对程序员是透明的。格式化格式化就是对软磁盘划分磁道和扇区。（1）SRAM存储位元（4）按

信息的可保存性分类第三，Cache的组织（地址映射方式）。↑——Cache行填入；1K＝2101M＝2201G＝2301T＝240速度快的存储器往往价格较高，容量也较小。半导体器件半导体存储器（RAM、RO

M，用作主存）常用的写策略通常有写贯穿和写回两种存储区域保护当多个用户共享主存时，应防止由于一个用户程序出错而破坏其他用户的程序和系统软件，以及一个用户程序不合法地访问不是分配给它的主存区域。第四步，

译码产生片选信号。4K系统程序工作区←4K*8位SRAM，1片。CPU在读写存储器时，Cache控制逻辑首先要依据地址来判断这个字是否在Cache中，若在Cache中，则称为“命中”；及38译码器和各种门电

路。格式化格式化就是对软磁盘划分磁道和扇区。在每个存储器周期中存取几个字（多体交叉存储）。存储器容量扩展的三种方法ms（毫秒），μs（微秒），ns（毫微秒）（3）SRAM存储器的特点❖使用双稳态触发器表示0

和1代码。❖电源不掉电的情况下，信息稳定保持（静态）。❖存取速度快，集成度低（容量小），价格高。❖常用作高速缓冲存储器Cache。2、动态存储器（DRAM）（4）（3）（2）（1）DRAM存储位元DRAM存储器DRAM的刷新方式DRAM存储器的特点（1）DRAM存

储位元❖“1”状态电容C上有电荷❖“0”状态电容C上无电荷❖再生读出后信息可能被破坏，需要重写。❖刷新经过一段时间后，信息可能丢失，需要重写。字线TCd数据线C单管MOS动态存储器结构（2）DRAM存储器4M×4位的DRAM列地址缓冲器存储阵列2048×2048×

4读出放大器和I/O门列地址译码器数据输出缓冲器数据输入缓冲器行地址缓冲器刷新计数器定时和控制行地址译码器MUXRASOEWECASA0A10A1D0D1D2D3.........DRAM的读/写过程行地址列地址行地址列地址有效数据有效数据RASCAS地址R/WDOUTDIN读周期写周期

在下降沿读行地址在下降沿读列地址（3）DRAM的刷新方式❖刷新周期从上一次刷新结束到下一次对整个DRAM全部刷新一遍为止，这一段时间间隔称为刷新周期。❖刷新操作即是按行来执行内部的读操作。由刷新计数器产生行地址，选择当前要刷新的

行，读即刷新，刷新一行所需时间即是一个存储周期。❖刷新行数单个芯片的单个矩阵的行数。❖对于内部包含多个存储矩阵的芯片，各个矩阵的同一行是被同时刷新的。❖对于多个芯片连接构成的DRAM，DRAM控制器将选中所有芯片的同一行来进行逐行刷新。❖单元刷新间隔时间DRAM允许的最大信息保持时间；一般为2m

s。❖刷新方式集中式刷新、分散式刷新和异步式刷新。0387138723999访存操作时间刷新时间......2ms（A）集中式刷新集中式刷新例：64K×1位DRAM芯片中，存储电路由4个独立的128×128的存储矩阵

组成。设存储器存储周期为500ns，单元刷新间隔是2ms。❖在2ms单元刷新间隔时间内，集中对128行刷新一遍，所需时间128×500ns=64μs，其余时间则用于访问操作。❖在内部刷新时间（64μs）内，不允许访存，这段时间被称为死时间。（B）

分散式刷新存储周期0访存刷新...存储周期1存储周期19992ms分散式刷新❖在任何一个存储周期内，分为访存和刷新两个子周期。▪访存时间内，供CPU和其他主设备访问。▪在刷新时间内，对DRAM的某一行刷新。❖存储周期为存储器存储

周期的两倍，即500ns×2＝1μs。❖刷新周期缩短，为128×1μs＝128μs。在2ms的单元刷新间隔时间内，对DRAM刷新了2ms÷128μs遍。（C）异步式刷新访存刷新刷新访存...2ms❖异步刷新采取折中的办法，在2ms内分散地把各行刷新一遍

。❖避免了分散式刷新中不必要的多次刷新，提高了整机速度；同时又解决了集中式刷新中“死区”时间过长的问题。❖刷新信号的周期为2ms/128=15.625μs。让刷新电路每隔15μs产生一个刷新信号，刷新一行。异步式刷新

（4）DRAM存储器的特点❖使用半导体器件中分布电容上有无电荷来表示0和1代码。❖电源不掉电的情况下，信息也会丢失，因此需要不断刷新。❖存取速度慢，集成度高（容量大），价格低。❖常用作内存条。3、SRAM和

DRAM的对比比较内容SRAMDRAM存储信息0和1的方式双稳态触发器极间电容上的电荷电源不掉电时信息稳定信息会丢失刷新不需要需要集成度低高容量小大价格高低速度快慢适用场合Cache主存双向译码方式n位地址分为行、列地址分别译码主存的字块存放到Cache中的哪个组是固定的，至于映射到该组哪

一行是灵活的，即有如下函数关系MESI协议的状态图4K系统程序工作区←4K*8位SRAM，1片。EDORAM(ExtendedDataOutRAM)。采用两级Cache结构可以提高性能工作原理闪速存储器

是在EPROM基础上增加了电路的电擦除和重新编程功能。主存容量为2m块，Cache容量为2c行，每个字块中含2b字。永久记忆的存储器又称非易失性存储器，在断电后还能保存信息（辅存、ROM）要求用1K×4位的S

RAM芯片1K×8位的SRAM存储器3、分配CPU地址线。Cache的内容是主存部分内容的副本，Cache的功能均由硬件实现，对程序员是透明的。一、P6微架构下的Cache五、Cache的多层次设计Cache、主存与CPU的关系DDRSD

RAM（双倍速率SDRAM），简称DDR。若左、右端口同时访问相同的存储单元，则会发生读写冲突。（4）按信息的可保存性分类二、只读存储器ROM❖MROM❖PROM❖EPROM❖E2PROM❖FlashMemory读出放大器存储矩阵地址译码器......n...B0

B1Bm-1字线地址几种非易失性存储器的比较存储器类别擦除方式能否单字节修改写机制MROM只读不允许否掩膜位写PROM写一次读多次不允许否电信号EPROM写多次读多次紫外线擦除，脱机改写否电信号E2PROM

写多次读多次电擦除，在线改写能电信号FlashMemory写多次读多次电擦除，在线改写否电信号三、高性能的主存储器❖EDRAM，即增强型DRAM❖CDRAM，带Cache的DRAM❖EDORAM(Extended

DataOutRAM)。也称“扩展数据输出RAM”❖SDRAM(SynchronousDynamicRAM)，也称“同步DRAM”。❖RDRAM(RambusDRAM）❖DDRSDRAM（双倍速率SDR

AM），简称DDR。5.3主存储器与CPU的连接背景知识——存储芯片简介存储器容量扩展的三种方法主存储器与CPU的连接一二三一、背景知识——存储芯片简介❖存储芯片的引脚封装GND(A)SRAM芯片引脚(C)ROM芯片引脚ROMVccGNDCS地址数据VppSRAMVcc

GNDCSWE地址数据(B)DRAM芯片引脚DRAMVccWE地址（复用）数据CASRAS二、存储器容量扩展的三种方法3、字位扩展2、字扩展1、位扩展从字长和字数方向扩展从字长方向扩展从字数方向扩展1、位扩展❖要求用1K×4位的

SRAM芯片1K×8位的SRAM存储器1K×4位SRAMCSWED3—D0A9—A0(一)1K×4位SRAMCSWED3—D0A9—A0(二)高４位低４位1、位扩展❖容量=210×8位❖举例验证:读地址为0的存储单元的内容1K×4SRAM(

一)CSWE1K×4SRAM(二)CSWED3—D0D7—D4D3—D0D3—D0A9—A0A9—A0CSD7—D0A9—A0WE1、位扩展❖要点❖（1）芯片的地址线A、读写控制信号WE#、片选信号C

S#分别连在一起；❖（2）芯片的数据线D分别对应于所搭建的存储器的高若干位和低若干位。2、字扩展❖要求❖用1K×８位的SRAM芯片2K×8位的SRAM存储器1K×8位SRAMCSWED7—D0A9—A0(一)

1K×8位SRAMCSWED7—D0A9—A0(二)前1K后1K2、字扩展❖分析地址❖A10用于选择芯片❖A9~A0用于选择芯片内的某一存储单元A10A9000111…0~A0~1~010~1~前1K后1K………2、字扩展❖容量=211×8位❖举例验证:▪读地址

为0的存储单元的内容▪读地址为10…0的存储单元的内容1K×8SRAM(一)CSWE1K×8SRAM(二)CSWED7—D0D7—D0A9—A0A9—A0D7—D0A9—A0A10WE2、字扩展❖要点❖（1）芯片的数据线D、读写控制信号WE#分别连在一起;

❖（2）存储器地址线A的低若干位连接各芯片的地址线;❖（3）存储器地址线A的高若干位作用于各芯片的片选信号CS#。3、字位扩展❖需扩展的存储器容量为M×N位,已有芯片的容量为L×K位(L<M,K<N)MNLK××❖用M/L组芯片进行字扩展;❖每组内有N/K个芯片进

行位扩展。❖1、根据CPU芯片提供的地址线数目，确定CPU访存的地址范围，并写出相应的二进制地址码；❖2、根据地址范围的容量，确定各种类型存储器芯片的数目和扩展方法；❖3、分配CPU地址线。CPU地址线的低位（数量＝存储芯片的地址线数量）直接连接存储芯片的地址线；CPU高位地址线皆参与形成

存储芯片的片选信号；❖4、连接数据线、R/W#等其他信号线，MREQ#信号一般可用作地址译码器的使能信号。❖需要说明的是，主存的扩展及与CPU连接在做法上并不唯一，应该具体问题具体分析三、主存储器与CPU的连接例5－1❖例51设CPU有16根地址线，8根数据线，并用MREQ#作访存控制信号（低电平

有效），用R/W#作读/写控制信号（高电平为读，低电平为写）。现有下列存储芯片1K*4位SRAM；4K*8位SRAM；8K*8位SRAM；2K*8位ROM；4K*8位ROM；8K*8位ROM；及38译码器和各种门电路。❖要求主存的地址空间满足下述条件最小8

K地址为系统程序区（ROM区），与其相邻的16K地址为用户程序区（RAM区），最大4K地址空间为系统程序区（ROM区）。❖请画出存储芯片的片选逻辑，存储芯片的种类、片数❖画出CPU与存储器的连接图。A15A14

A13A12A11A10A9A8A7A6A5A4A3A2A1A0最小8K系统区相邻16K用户程序区最大4K系统区0000000000000000000111111111111100100000000000000011111111111111111111111111111111110

00000000000……………………01000000000000000101111111111111……解：首先根据题目的地址范围写出相应的二进制地址码。解题❖第二步选择芯片❖最小8K系统程序区←8K*8

位ROM，1片❖16K用户程序区←8K*8位SRAM，2片；❖4K系统程序工作区←4K*8位SRAM，1片。❖第三步，分配CPU地址线。❖CPU的低13位地址线A12~A0与1片8K*8位ROM和两片8K*8位SRAM芯片

提供的地址线相连；将CPU的低12位地址线A11~A0与1片4K*8位SRAM芯片提供的地址线相连。❖第四步，译码产生片选信号。CPU3:8译码器MREQA15|A13A11--A0R/WD7--D0ENY0

Y1Y2Y7CBA8K*8ROM8K*8SRAM8K*8SRAM4K*8ROMA12AOEAAAOECECEDDDDWEWE...例5－2❖例52设有若干片256K×8位的SRAM芯片，问如何构成2048K×32位的存储器？

需要多少片RAM芯片？该存储器需要多少根地址线？画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。❖解采用字位扩展的方法。❖SRAM芯片个数2048K/256K×32/8=32

片❖每4片一组进行位扩展，共8组芯片进行字扩展❖片选该存储器需要21条地址线A20～A0，其中高3位用于芯片选择接到74LS138芯片的CBA，低18位接到存储器芯片地址。❖MREQ#作为译码器的使能信号。CPU3:8译码器MR

EQA20|A18A17--A0R/WD31--D0ENY0Y1Y2Y7CBA256K*8共4片256K*8共4片256K*8共4片256K*8共4片ACEAAACECECEDDDDWEWE...WEWE...32323232SRAMSRAMSRAMSRAM5.4高速存储器

❖解决问题弥补CPU与主存速度上的差异。❖从存储器角度，解决问题的有效途径❖主存采用更高速的技术来缩短存储器的读出时间，或加长存储器的字长；❖采用并行操作的多端口存储器；❖在CPU和主存之间加入一个高速缓冲存储器（C

ache），以缩短读出时间；❖在每个存储器周期中存取几个字（多体交叉存储）。5.4高速存储器双端口存储器多体交叉存储器相联存储器一二三❖特点同一个存储器具有两组相互独立的读写控制线路，允许两个独立的CPU或控制器同时异步地访问存储单元，是一种高速工作的存储器。其最大的特点是存

储数据共享。❖结构特点具有左右两个端口，每一个端口都有自己的片选控制信号和输出使能控制信号。❖访问冲突当左端口和右端口的地址不相同时，在两个端口上同时进行读写操作，不会发生冲突。若左、右端口同时访问相同的存储单元，则会发生读写冲突

。❖解决方法判断逻辑决定对哪个端口优先进行读写操作，而暂时关闭另一个被延迟的端口，即置其忙信号BUSY#=0。一、双端口存储器判别逻辑存储矩阵行选择行选择列选择列选择列I/O列I/O（I/O15—0）L（I

/O15—0）R（A10—8）L（A10—8）R（A7—0）L（A7—0）RR/WLUBR/WLIBCELOELR/WRUBR/WRIBCEROERBUSYLBUSYR2K×16位双端口存储器IDT7133的逻辑框图二、多体交叉存储器❖特点通过改进主存的组织方式，在不改

变存储器存取周期的情况下，提高存储器的带宽。❖结构特点多体交叉存储器由M个的存储体（或称存储模块）组成，每个存储体有相同的容量和存取速度，又有各自独立的地址寄存器、地址译码器、读写电路和驱动电路。❖编址方法交叉编址，即任何两个相邻

地址的物理单元不属于同一个存储体，一般在相邻的存储体中；同一个存储体内的地址都是不连续的。顺序编址交叉编址高n-2位042n-4152n-3262n-2372n-1低2位存储器地址n位.........

...译码器MAR0MAR3MAR2MAR1MDR0MDR3MDR2MDR1数据总线❖访问CPU同时送出的M个地址，只要他们分属于M个存储体，访问就不会冲突；由存储器控制部件控制它们分时使用数据总线进行信息传递。❖适合采用流水线方式并行存取，虽然每

个存储体的存储周期没变，但是当CPU连续访问一个字块时，可以大大提高存储器的带宽。二、多体交叉存储器二、多体交叉存储器❖特点按内容访问的存储器，即在相联存储器中，一个字是通过它的部分内容而不是它的地址进行检

索的。❖适用于快速查询的场合。三、相联存储器检索寄存器存储体代码寄存器屏蔽寄存器比较电路1译码选择电路||m32...............1m2符合寄存器相联存储器的基本组成011101xx00110比较电路译码选择电路10

00000111000011001相联存储器检索举例5.5高速缓冲存储器CacheCache二五三四一Cache的基本原理主存与Cache的地址映射方式替换算法写策略Cache的多层次设计一、Cache的基本原理Cac

he的工作原理Cache的特点Cache的命中率1231、Cache的特点❖Cache是指位于CPU和主存之间的一个高速小容量的存储器，一般由SRAM构成。❖Cache功能用于弥补CPU和主存之间的速度差异，提高CPU访问主存的平均速度。❖设置Cac

he的理论基础，是程序访问的局部性原理。❖Cache的内容是主存部分内容的副本，Cache的功能均由硬件实现，对程序员是透明的。2、Cache的工作原理Cache、主存与CPU的关系❖Cache的速度比主存快5－10倍。CPU主存C

ache字传送块传送CPU主存相联存储器Cache存储体硬件逻辑电路地址总线数据总线Cache的原理图❖CPU在读写存储器时，Cache控制逻辑首先要依据地址来判断这个字是否在Cache中，若在Cache中，则称为“命中”；若不在，则称为“不命中”。❖针对命中/不命中、读/写操作，Cache的处理

是不同的❖读命中立即从Cache读出送给CPU；❖读不命中通常有两种解决方法❖A）将主存中该字所在的数据块复制到Cache中，然后再把这个字传送给CPU；❖B）把此字从主存读出送到CPU，同时，把包含这个字的数据块从主存中读出送到Cache中。Cache

的读写操作▪写不命中直接将该字写入主存中，且不再调入Cache；▪写命中通常也有两种方法进行处理▪写贯穿方法同时对Cache和主存进行写操作；▪写回只写Cache，仅当此Cache块被替换时，才将该块写入主存Cache的读写操作3、C

ache的命中率❖命中率指CPU访问主存数据时，命中Cache的次数，占全部访问次数的比率；失效率就指不命中Cache的次数，占全部访问次数的比率。命中率h取决于程序的行为、Cache的容量、组织方式、块大小。❖在一个程序执行期间，设Nc表示Cache完成存取的总次数，Nm

表示主存完成存取的总次数，则命中率mccNNNh+=mcath1htt）（−+=）（）（cmcatth1htt+−+=❖若tc表示Cache的访问时间，tm表示主存的访问时间，则Cache/主存系统的平均访问时间ta为：❖Cache/主存系统的

访问效率e:actte=二、主存与Cache的地址映射方式❖讨论的问题如何根据主存地址，判断Cache有无命中并变换为Cache的地址，以便执行读写。有三种地址映射方式❖讨论前提Cache的数据块称为行，主存的数据块称为块，行与块

是等长的；主存容量为2m块，Cache容量为2c行，每个字块中含2b字。直接映射1全相联映射2组相联映射31、直接映射❖特点是一种多对一的映射关系主存的第i块一定映射到Cache的第j行，且cij2mod=❖优点：映射方式简单

，易实现。❖缺点：机制不灵活，Cache命中率低。字块0字块1…0大组字块2c-1字块2c字块2c+1…1大组字块2c+1-1…字块2m标记字块地址块内地址tcbm比较器0标记行1标记行…2c-1标记行NY命中不命中=<>主存Cache主存地址…Cache行地址……………字块2m-

1-2c……大组2(m-c)-1有效c2DIVik=标记K：2、全相联映射❖特点是多对多的映射关系对于主存的任何一块均可以映射到Cache的任何一行。❖优点机制灵活，命中率高。❖缺点比较器电路难于设计和实现，因此只适合于小容量的Cache。字块0字块1…字块2c-1字块2c字块2c+1…字块2c+

1-1…字块2m-1标记块内地址bm比较器0标记行1标记…2c-1标记行有效NY命中不命中=<>主存Cache主存地址Cache行地址行…………3、组相联映射❖特点将Cache的行分成2cr组，每组2r行。主存的字块存放到Cache中的哪个组是固定的，至于映射到该组哪一行是灵

活的，即有如下函数关系k2)2modi(jrrc+=−其中0≤k≤2r-1❖优点：大大增加了映射的灵活性，主存中一块可映射到Cache的2r块，提高了命中率。每次比较只是进行2r路比较，r较小时，硬件开销不是很大。❖组相联映像通常

采用2路、4路和8路比较，即取r=1,r=2,r=3。0标记行0…标记行2r-11标记行2r…标记行2r+1-1……2c-r-1标记行2c-2r-2…标记行2c-1字块0字块1…字块2c-r-1字块2c-r字块2c-r+1…字

块2c-r+1-1…字块2mCache组地址Cache主存主存字块标记组地址块内地址t+rc-rb主存地址m0大组1大组……………………字块2m-1-2c-r大组2m-c+r-1…❖1、随机替换算法❖2、先进先出算法（FIFO）❖3、最近最少使用算法（L

RU）▪该算法统计哪一个Cache行是近段时间使用次数最少的Cache行，需替换时就将它替换出去。▪LRU替换算法可以通过为每个Cache行设置一个计数器来实现LRU替换算法，Cache每命中一次，命中行的计数器被清零，其他行的计数器加1，需要替换的话，就将计数

器值最大的行替换出去。三、替换算法四、写策略❖常用的写策略通常有写贯穿和写回两种❖写贯穿策略❖当CPU写Cache命中时，所有写操作既对Cache也对主存进行；当CPU写Cache不命中时，直接写主存，有两种做法❖其一，不将该数据所在的块拷贝到Cache行，称为WTNWA法；❖其二，将该数

据所在块拷贝到Cache的某行，称为WTWA法。❖四、写策略2.写回策略（WriteBack）▪当CPU写Cache命中时，写操作只是对Cache进行，而不修改主存的相应内容，仅当此Cache行被换出时，相应的主存内容才被修改；当

CPU写Cache不命中时，先将该数据所在块拷贝到Cache的某行，余下操作与Cache写命中时相同。▪为了区别Cache行是否被改写过，应为每个Cache行设置一个修改位，CPU修改Cache行时，标记其修改位，当此Cache行被换出时，判别此Cache行的修改位，从

而决定是否将Cache行数据写回主存相应单元。四、写策略❖3、两种写策略比较▪写贯穿策略保证了主存数据总是有效，写回策略可能导致Cache和主存数据不一致；▪写回策略的效率高于写贯穿策略；▪写回策略的控制比写贯穿策略的控制复杂。❖设计Cache主

要考虑五个问题❖第一，容量。❖第二，Cache中行的大小。❖第三，Cache的组织（地址映射方式）。❖第四，指令和数据共用同一个Cache还是分享不同Cache。❖第五，Cache的层次。五、Cache的多层次设计1.统一Cache和分离Cach

e2.统一Cache只有一个Cache，指令和数据混放。3.分离Cache分为指令Cache和数据Cache。它消除了流水线中指令处理器和执行单元间的竞争，因此，特别适用于PentiumⅡ和Power

PC这样的超标量流水线中；是Cache结构发展的趋势。4.单级Cache与两级Cache5.一级Cache（）和二级Cache6.采用两级Cache结构可以提高性能五、Cache的多层次设计3.Cache一致性问题五、Cache的多层次设计无效专有修改共享+

RMSRHRMEWMRHWHWHRHWH无效专有修改共享SHWSHRSHWSHWSHRSHR（A）发起处理器的Cache行（B）监听Cache行MESI协议的状态图RH——读命中；RMS——读不命中，共享；R

ME——读不命中，专有；WH——写命中；WM——写不命中；SHR——读监听命中；SHW——写监听命中或读是用于修改；+——无效处理；↑——Cache行填入；↓——无效行拷回；×——读用于修改5.6虚拟存储器❖虚拟存储器的实现方式有三种段式、页式或段页式❖页式虚拟存储器页式虚

拟存储器中逻辑地址与物理地址的转换关系5.6虚拟存储器2.段式虚拟存储器段内偏移段号段表基地址段长逻辑地址物理地址段表+...段首地址...段号01+段式虚拟存储器中逻辑地址与物理地址的转换关系5.6虚拟存储器❖段页式虚拟存储器段号页号页内地址页内地址物理页号逻辑地址物理地址......段

表页表+段页式虚拟存储器中逻辑地址与物理地址的转换关系5.7外存储器❖常见的外存储器有磁盘、磁带、光盘等❖特点❖大都采用磁性和光学材料制成。❖与内存相比，容量大，价格低，速度慢。❖在断电的情况下可以长期保存信息，所以称为永久性存储器。❖一般为顺序存取的存储器，即访问所需时间与数据所在的地址相关。

5.7外存储器磁盘存储器光盘存储器闪存盘一二三一、磁盘存储器❖磁盘特点❖是微型计算机系统中最重要的外部存储器。❖同时它又是重要的输入输出设备，它即可作为输入设备，又可作为输出设备。❖磁盘属于磁表面存储设备。它的信息

存储是一种电磁转换过程，它是通过磁头与磁盘片的相对运动来实现。❖磁盘存储器由磁盘控制器、磁盘驱动器和磁盘盘片三部分构成。❖磁盘分为软磁盘存储器和硬磁盘存储器。1、软磁盘存储器❖软盘驱动器软盘驱动器简称软驱。❖软驱是数据和程序进入微机的一个门户。❖现在的微机中常配置3.5英寸驱动器一个，其容量为1.

44MB，盘符为“A”。❖软盘盘片记录信息的载体，使用塑料基底。❖信息的存储组织方式是按磁道和扇区组织的❖格式化格式化就是对软磁盘划分磁道和扇区。❖软盘的特点❖优点成本低，重量轻，价格便宜，便于携带❖缺点存储

容量小，且容易损坏。1、软磁盘存储器❖软盘数据定位磁道号、记录面、扇区号❖容量=记录面数×每面磁道数×每磁道扇区数×每扇区字节数（字节）容量＝2×80×18×512=1474560(B)=1.44(MB)1、软磁盘存储器2、硬磁盘存储器❖硬盘也称固定

盘。目前微型计算机中普遍使用了3英寸和5英寸硬盘，大都采用温盘。❖温切斯特（wenchester）技术将盘片和驱动器密封在外壳内，在盘片飞速旋转时，磁头靠空气垫浮在盘片上。❖硬盘的特点❖优点可靠性高，存储容量大，读写速度快，对环境要求不高。❖缺点不便于携

带，且工作时应避免振动。❖硬盘盘片按柱面、磁头号和扇区的格式组织信息。❖硬盘接口用得较多的是IDE和SCSI接口2、硬磁盘存储器❖柱面由一组盘片的同一磁道在纵向上所形成的同心圆构成。❖每一个记录面上均有一个磁头，所有记录

面上的磁头均固定在步进电机上。❖数据定位柱面号、磁头号、扇区号。2、硬磁盘存储器❖硬盘的盘符通常为“C”，若系统配有多个硬盘或将一个物理硬盘划分为多个逻辑硬盘，则盘符可依次为“C”、“D”、“E”、“F”等。❖硬盘容量的计算公式为:❖硬盘容量=磁头数×柱面数×每磁

道扇区数×512（字节）❖硬盘容量=记录面数×每面磁道数×每磁道扇区数×512（字节）二、光盘存储器❖光盘的特点存储容量大,价格低;不怕电磁干扰,存储密度高,可靠性高；存取速度不断提高❖光盘分类❖只读式光盘CDROM

（COMPACTDISKREADONLYMEMORY）❖一次性写入光盘WORM（WriteOnceReadMany）用户可以写入一次，多次读取，但无法修改其中的数据。❖可擦除光盘EOD（ErasableOpticalDisk）用户可以像用软盘一样

对其进行多次读/写操作。❖光盘的接口类型常用的有IDE或EIDE接口三、闪存盘❖代表USB移动硬盘、U盘等。❖特点非易失性、高密度、价格低廉、低功耗、便于携带等❖工作原理闪速存储器是在EPROM基础上

增加了电路的电擦除和重新编程功能。❖只读状态只能读出，写保护❖读/写状态读、写。状态控制指令寄存器编程/擦除定时器擦除电压开关输入/输出缓冲器编程电压开关选片输出允许逻辑数据锁存器Y门32K×8位矩阵Y译码器X译码器地址锁存器..

.A0-A14OECEWEVPPGNDVCCDQ0-DQ7到阵列源STBSTB28F256A逻辑框图5.8存储保护❖存储保护包括两方面存储区域保护和访问方式保护。❖存储区域保护当多个用户共享主存时，应防止由于一个用户程序出错而破

坏其他用户的程序和系统软件，以及一个用户程序不合法地访问不是分配给它的主存区域。❖在虚拟存储系统中，通常采用页表保护、段表保护、键式保护和环保护方法。❖访问方式保护对主存信息的使用可以有三种方式读（R）、写（W）、执行（E）5.9IA32架构的存储系统

举例P6微架构下的CacheIntelNetBurst微架构下的CacheIntelCore微架构的多核高效内存管理技术一二三一、P6微架构下的CacheL2Cache(256KB-1MB)总线接口单元取指令和译码单元派遣和执行单元回收单元指令池（重定序缓冲区-ROB）L1指令

Cache(8KB-16KB)L1数据Cache(8KB-16KB)取装入存储系统总线PentiumⅡ处理器框图一、P6微架构下的CacheLRU目录0目录1标记状态路0（4KB）路1（4KB）32字节32字节组0组127.....................

.........状态目录标记（页面地址）组地址起始字节主存物理地址=351211540L1级数据Cache的结构二、IntelNetBurst微架构下的Cache指令取/译码单元踪迹Cache(12Kμops）整数寄存器组装入地址单元存

储地址单元8KB的L1级数据Cache256KB的L2级Cache(8路)1MB的L3级Cache简单整数ALU简单整数ALU复杂整数ALU浮点寄存器组FP/MMX单元FP传送单元乱序执行逻辑256位64位系

统总线Pentium4的简化图三、IntelCore微架构的多核高效内存管理技术浮点运算单元运算核心L1Cache浮点运算单元运算核心L1CacheL2Cache前端总线IntelCore的微架构的两个核心IntelCore微架构在一个芯片内封装了两个计算

内核，两个核各具有一个8路32KB的L1级指令Cache和32KB的双端口L1级数据Cache。两核共享一个16路、容量为2MB或4MB的L2级Cache