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计算机电路基础(下)前言教材建设是整个高等院校教育教学工作的重要组成部分，高质量的教材是培养高质量人才的基本保证。教材作为体现高等教育特色的知识载体和教学的基本工具，直接关系到高等教育能否为一线岗位培养

符合要求的高技术应用型人才。教育部也把教材建设作为衡量高等院校深化教育教学改革的重要指标，作为检验高等院校人才培养工作的质量与力度的指标。下一页返回前言近年来，许多高等院校都十分重视教材建设工作，编写和出版了一批质量较高的精品教材，但仍然远远满足不了高等教育发展的需要，而且当前高

等院校教材的建设也存在着许多问题，主要表现在以下几个方面:①符合高等教育特色的教材不足;②现行教材版本偏老，内容陈旧，有的教材虽然冠以“高等院校规划教材”的名义，但缺少配套的实训类教材;③实践性教材严重不足，实践性教学一般占高等教育总学时数的1/3~1/2，是高等教育中的重要环节，

实践性教材的不足已成为制约高等人才培养的“瓶颈”。下一页返回上一页目录第1章数字电子技术基础第2章逻辑代数的基本运算第3章逻辑门电路第4章组合逻辑电路第5章触发器目录第6章时序逻辑电路第7章存储器及集成555定时器第8章数/模和模/数转

换第9章课程设计与应用实例前言本书按照突出应用性、针对性和实践性的原则编写，力求反映高等院校课程和教学内容体系的改革方向，反映当前教学的新内容，突出基础理论知识的应用和实践技能的培养;在兼顾理论和内容的同时，基础理论以应用为日的，以“必要”、“够用”为尺度。每章前面有学习目标，章后有本章小结及

习题。本书在压缩学时、精简内容的基础上，增加了大量的实践性教学环节，有助于培养学生的创新能力。下一页返回上一页第1章数字电子技术基础1.1数字电路概述1.2数制1.3不同数制间的转换1.4码制1.1数字电路概述1.1.1数字信号与数字电

路电子电路所处理的电信号可以分为两类:一类是数值随时间的变化而连续变化的信号，如温度、速度、压力、磁场、电场等物理量通过传感器变成的电信号，以及广播电视中传送的各种语音信号和图像信号等，它们都属于模拟信号;另一类信号是在时间上和数值上都是离

散的信号，亦即在时间上是不连续的，总是发生在一系列离散的瞬间，在数值上则是量化的，只能按有限多个增量或阶梯取值，这类信号称为数字信号。下一页返回1.1数字电路概述例如，统计某一生产车间生产零件的数量，得到的就是一个数字量，最小数量单位的“1”代表“一个”零件，小于1的数字已

没有任何物理意义，表示该物理量的信号就属于数字信号图1-1是模拟信号和数字信号的波形图。按照电子电路中工作信号的不同.通常把电路分为模拟。电路和数字电路。处理模拟信号的电子电路称为模拟电路，如各类放大器、稳压电路等都属于模拟电路;处理数字信号的电

子电路称为数字电路，如本书后面要介绍的各类门电路、编码器、译码器、触发器以及计数器等。数字电路有许多区别于模拟电路的特点，主要有以下几点。下一页返回上一页1.1数字电路概述①数字电路的工作信号是不连续的数字信号，反映在电路上只有高电位和低电位两种状态，在数字电路中，通常将高电

位称为高电平，低电位称为低电平，为分析方便，可分别用二进制的两个数码1和0来表示。高电平对应1，低电平对应0,称为正逻辑关系;反之，则称为负逻辑关系。本书采用的是正逻辑关系。下一页返回上一页1.1数字电路概述②数字电路在计数和进行数值运算时采用二进制数，每一位只有0和1两

种可能。数字电路中的电子元件通常工作在开关状态，电路结构简单，容易制造，便于集成化、系列化生产，通用性强，使用方便，成本低。③数字电路的工作可靠性高，抗干扰能力强。它是利用脉冲信号的有无来代表传输0和1这样

的数字信息的，幅度较小的干扰不会影响其最终的结果。④数字电路不仅能完成数值运算，而且能够进行逻辑判断和逻辑运算。这在控制系统中是必不可少的，由数字电路组成的数字系统，只要增加数字的位数，就可以提高其运算精度。⑤数字信号易于存储、加密、

压缩、传输和再现。下一页返回上一页1.1数字电路概述随着计算机科学与技术日新月异的发展，用数字电路进行信号处理的优势更加突出。为了充分发挥和利用数字电路在信号处理上的强大功能，可以先将模拟信号按比例转换成数字信号，然后传送到数字电路进行处理，最后再将处理结果根据需要转换为相应的模拟信号输出。但

数字电路也有一定的局限性，因此，往往把数字电路和模拟电路结合起来，组成一个完整的电子系统。下一页返回上一页1.1数字电路概述1.1.2脉冲信号及其参数数字电路所处理的各种信号是脉冲信号，脉冲信号是一些不连续的电压或电流，常见的脉冲信号的波形如图1-2所示。例

如，发报机在发送信号时，每当操作人员按一次按键，发报机所产生的信号就属于脉冲信号。从广义上讲，一切非正弦的、带有突变特点的波形，都是脉冲。下一页返回上一页1.1数字电路概述最常见的、应用最多的脉冲信号是矩形脉冲，这种信号常用只有两个值的量来表示，即

用逻辑变量表示，分别用逻辑0和逻辑1来表示信号的状态(高电平或低电平)，数字电路处理的信号多是矩形脉冲。实际的矩形脉冲不可能如图1-2(a)表示的那么理想，下面结合图1-3所示的实际矩形脉冲波形介绍它的

一些主要参数。下一页返回上一页1.1数字电路概述脉冲幅度Um:脉冲信号变化的最大值，单位是伏(v)。脉冲上升时间tr:脉冲信号波形从0.1Um上升到0.9Um所经历的时间。脉冲下降时间tf:脉冲信号波形从0.9U

m下降到0.1Um所经历的时间。脉冲上升时间tr和脉冲下降时间tf越短，越接近于理想的矩形脉冲，单位为秒(s)、毫秒(ms}、微妙()、纳秒(ns)。s下一页返回上一页1.1数字电路概述脉冲宽度tw:由脉冲信号波形上升沿0.5U

m，到下降沿0.5Um之间的时间间隔，单位与tr、tf相同。脉冲周期T:在周期性脉冲信号中，任意两个相邻脉冲的上升沿(或下降沿)同一数值点之间的时间间隔，单位与tr、tf相同。脉冲频率f:单位时间(每秒)内出现的脉冲波形个数，单位为赫兹(Hz)、千赫兹(kHz

)、兆赫兹(MHz)，脉冲频率f=1/T。下一页返回上一页1.1数字电路概述1.1.3数字电路的学习方法①在模拟电路中，三极管用来放大电信号，工作在特性曲线的放大区;在数字电路中，三极管作为开关元件，工作在饱和区或截止区。因此，在数字电路中，不能用三极管微变等效电路的分析方法，而是要用工程

近似的方法，对三极管的开关状态进行分析计算。②模拟电路分析的重点是输出信号与输入信号之间的大小、相位关系;数字电路分析的重点是输出信号与输入信号之间的逻辑关系，分析电路所要完成的逻辑功能，主要使用真值表、函数表达式、逻辑电路图等分析方法，这些方法是学习数字电路的重点。下一页返回上一页1.1数字

电路概述③数字电路的学习应以数字集成电路为主，重点掌握数字集成电路的外部特性及其使用方法。④数字电路这门课程的特点是应用性和实践性较强，在学习中要多重视实践环节，多重视理论联系实际，努力提高自己解决实际问

题的能力。返回上一页1.2数制1.2.1十进制数十进制是最常用的数制。十进制有0,1,2,…,9十个数码，所以计数的基数是10。超过9的数必须用多位数表示，其中低位和相邻高位之间的关系是“逢十进一”同一数码在不同位置上表示的数值不同例如:下一页返回1.2数制其中，103,

102,101,100,10-1,10-2称为十进制各位的“权”。任意一个十进制数D均可展开为其中，di是第i位的系数，它可以是0~9这十个数码中的任何一个。若整数部分的位数是n，小数部分的位数是m，则i包含从(n~1)到0的所有正整数和从-1到-m的所有负整数。32101210[9998.

67]910910910810610710[]10iDiNd下一页返回上一页1.2数制1.2.2二进制数在数字电路中广泛应用的是二进制。在二进制数中，只有0和1两个数码，所

以计数的基数是2，低位和相邻高位间的进位关系是“逢二进一”，即1+1=10，同一数码在不同位置上表示的数值不同例如其中，23,22,21,20,2-1,2-2称为二进制各位的“权”。321012210[1110.11]121212021212[14.75]

下一页返回上一页1.2数制上式中分别使用下脚注2和10表示括号里的数是二进制数和十进制数。有时也用B(Binary)和D(Decimal)分别代替2和10这两个脚注，所以任意一个二进制数B均可展开为[]2iBiNb下一页返回上一页1.2数制1.2.3八进制数在某些场合也使用八

进制。在八进制数中，有0,1,2,3,4,5,6,7八个数码，所以计数的基数是8，低位和相邻高位间的进位关系是“逢八进一”。同一数码在不同位置上表示的数值不同例如:其中，83,82,81,80,8-1,8-2称为八进制各位的“权”。有时也用0(Octal)代表下脚注8，表示八进制数，所以任意一

个八进制数0均可展开为321012810[5526.14]585858681848[2902,1875]0[]8iiNo下一页返回上一页1.2数制1.2.4十六进制数二进制

的位数通常是很多的，不便于书写和记忆。例如，要表示十进制数3026，若用二进制数表示则为101111010010，若用十六进制数表示则为BD2，因此在数字系统的资料中常采用十六进制数来表示二进制数。另外，由于目前在微

型计算机中普遍采用8位、16位和32位二进制并行运算，而8位、16位和32位的二进制数可以用2位、4位和8位的十六进制数表示，因而用十六进制符号书写程序十分简便下一页返回上一页1.2数制在十六进制数中，有0,1,2

,3,4,5,6,7,8,9,A,B,C,D,E,F十六个数码，所以计数的基数是16，低位和相邻高位间的进位关系是“逢十六进一”。同一数码在不同位置上表示的数值不同例如:其中，163,162,161,160

,16-1,16-2称为十六进制各位的“权”。有时也用H(Hexadecimanl)代表下脚注16，表示十六进制数，所以任意一个十六进制数H均可展开为3210121610[114.8]11611641615161016816[4431.65625]FA

[]16iiNh下一页返回上一页1.2数制在计算机应用系统中，二进制主要用于机器内部的数据处理，八进制和十六进制主要用于书写程序，十进制主要用于运算最终结果的输出。表1-1列出了十进制数0-15与

等值二进制、八进制、十六进制数的对照表。返回上一页1.3不同数制间的转换由上节可知，十进制、二进制、八进制和十六进制数，均可用下式表示:式中，k为数字符号，R为基数。上式是二进制、八进制和十六进制转换为十进制

的基本公式。[]ikiNkR下一页返回1.3不同数制间的转换1.3.1非十进制数转换为十进制数的方法二进制、八进制、十六进制转换成十进制，只要将它们按位权展开，求出各项的和，即可得到对应的十进制数例如:3210123210

11012[1101.101]12120212120212[13.625][257.3]28587838[175.375][2.6]21610166161516[42.43359375]BDoDHDAF

下一页返回上一页1.3不同数制间的转换1.3.2十进制数转换为其他进制数的方法十进制数分为整数部分和小数部分，需分别进行转换，再把两者转换的结果相加，得出最后的结果。整数部分转换，采用“除

基取余法”。把十进制整数N转换成R进制整数的步骤如下。下一页返回上一页1.3不同数制间的转换①将十进制整数N除以R，记下所得商和余数。②将上一步所得的商再除以R，记下所得商和余数。③重复第二步，直到商为0。④将各个余数转换成R进制的数码，并按照与运算过程相反的顺序把各个余数

排列起来，所得就是R进制数的整数部分。下一页返回上一页1.3不同数制间的转换例1-1将十进制数[748]D。转换成十六进制数解：[748]D=[2EC]H下一页返回上一页1.3不同数制间的转换例1-2将十进制数[256]D转换成八

进制数。解：例1-3将十进制数[10]D转换成二进制数。解：即[10]D=[1010]B下一页返回上一页1.3不同数制间的转换小数部分转换，采用“乘基取整法”。把十进制的小数M转换成R进制小数的步骤如下:

①将十进制小数M乘以R，记下所得的整数部分。②将上一步乘积中的小数部分再乘以R，记下所得的整数部分。③重复第二步，直到小数部分为。或者满足精度要求为止。④将各步骤所得的整数转换成R进制的数码，并按照与运算过程相同的

顺序排列起来，所得就是R进制数的小数部分。下一页返回上一页1.3不同数制间的转换例1-4将[0.74]D。分别转换成十六进制数、八进制数和二进制数。解：0.74x16=11.84······11=B最高位0.84x16=13.44

······13=D0.44x16=7.04······7=7最低位即[0.74]D=[0.BD7]H0.74x8=5.92······5=5最高位0.92x8=7.36······7=70.36x8=2.88······2=2最低位下一页返回上一页1.3不同数制间的转换即

[0.74]D=[0.572···]o0.74x2=1.48······1=1最高位0.48x2=0.96······0=00.96x2=1.92······1=1最低位即[0.74]D=[0.10

1…]B若十进制数既有整数部分又有小数部分，则整数部分和小数部分分别转换，再求和即可。下一页返回上一页1.3不同数制间的转换例1-5将[11.375]D转换为二进制数。解：下一页返回上一页1.3不同数制间的转换即[11]D=[1011]

B0.375x2=0.75······00.75x2=1.5······10.5x2=1.0······1即[0.375]D=[0.011]B故[11.375]D=[1011.011]B下一页返回上一页1.3不同数制间的转换1.3.3二进制数与八进制数的转换由于八进

制的基数是8,而8=23，故每位八进制数由3位二进制数构成。因此，二进制数转换为八进制数的方法是:整数部分从低位开始，每3位二进制数为一组，最后不足3位的，在高位加0补足3位;小数部分则从高位开始，每3位二进制数为一组，最后不足3位的，在低位

加0补足3位，然后每一组二进制数用对应的八进制数来代替，再按顺序排写出对应的八进制数。下一页返回上一页1.3不同数制间的转换例1-6将二进制数[11010101.1110111]B转换成八进制数。解:0110101

01.111011100325734所以[11010101.1110111]B=[325.734]o下一页返回上一页1.3不同数制间的转换2.八进制数转换为二进制数将每位八进制数用三位二进制数来代替，再按原来的顺序排列起来，便得到了相应的二进制数例1-7将八进

制数[765.432]o、转换成二进制数。解:765.432111110101.100011010所以[765.432]o=[111110101.100011010]B下一页返回上一页1.3不同数制间的转换1.3.4二进制数与十六进制数的转换1.二

进制数转换为十六进制数由于十六进制的基数是16,而16=24，故每位十六进制数由4位二进制数构成。因此，二进制数转换为十六进制数的方法是:整数部分从低位开始，每4位二进制数为一组，最后不足4位的，在高位加0补足4位

;小数部分则从高位开始，每4位二进制数为一组，最后不足4位的，在低位加0补足4位，然后每一组二进制数用对应的十六进制数来代替，再按顺序排写出对应的十六进制数。下一页返回上一页1.3不同数制间的转换例1-8将

二进制数[10111010101.1010111011]B转换成十六进制数。解:010111010101.1010111011005D5.AEC所以[10111010101.1010111011]B=[5D5.AE

C]H下一页返回上一页1.3不同数制间的转换2.十六进制数转换为二进制数将每位十六进制数用4位二进制数来代替，再按原来的顺序排列起来，便得到了相应的二进制数。例1-9将十六进制数[4D9.AE6]H转换成二进制数。

解:4D9.AE6010011011001.101011100110所以[4D9.AE6]H=[010011011001.101011100110]B返回上一页1.4码制不同的数码既可以用来表示不同数量的大小，又可以用

来表示不同的事物。在用数码表示不同的事物时，这些数码已经没有数量大小的含义，所以将它们称为代码。例如，运动会上运动员身上所带的号码就是代码，该代码已失去了数量大小的含义，只是为区分出不同的运动员而设。下一页返

回1.4码制为了便于记忆和处理，在编制代码时要遵循一定的规则，这些规则就叫码制。在实际中经常使用的编码主要是BCD码。BCD码就是用4位二进制数码表示一位十进制数。0~9这10个状态。但由于4位二进制数有16种不同的组合状态，用于表示十进制数中的10个数码时，只需选用

其中10种组合，其余6种组合不用，因此，BCD码的编码方式有很多种。表1-2列出了几种常见的BCD代码。下一页返回上一页1.4码制1.4.18421码BCD码可分为有权码和无权码。所谓有权码即每一位都有固定权值的码。有权码用得最多的是8421BCD码，该码共有4位，其权值从高位到低位分别为8,

4,2,1,即23、22、21、20。虽然它和普通的4位二进制码相应的权值一样，但在8421码中，不允许出现1010~1111这6种状态，而用0000~1001这10种状态依次代表十进制数。0~9十个数码，如表1-2所示。8421码具备单值性

，所以也称恒权码。8421码与十进制数之间的关系是4位二进制代码表示一位十进制数例如:[7]D=[0111]8421，即0x8+1x4+1x2+1x1=7[5]D=[01011000]8421下一页返回上一页1.4码制

1.4.22421码2421码也是一种有权码。该码从高位到低位的位权值分别为2,4,2,1，也是4位二进制代码表示一位十进制数。例如，2421码1101代表十进制数7,即1x2+1x4+0x2+1x1=7。在2421码中，十进制数。和9,1和8,2和7,

3和6,4和5的对应位码其中一个为0时，另一个就为1,即互为反码。具有这种特性的代码称之为对9的自补代码。下一页返回上一页1.4码制BCD码可以直接参与十进制运算，在十进制加、减运算中，常需要求十进制数对9之补，即求9与该数之差，例如，3对9之

补是9-3=6;7对9之补是9-7=2。用2421BCD码能方便地求出某数对9之补，即把该数的2421BCD码自身按位求反(0→1,1→0)就得到该数对9之补的2421BCD码。例如，十进制数6的2421BCD码为1100,6对9之补是3，则3的2421BCD码即可通过对6的

2421BCD码1100按位求反得到0011。但2421码不具备单值性，容易产生伪码。下一页返回上一页1.4码制1.4.3余3码余3码也是4位二进制代码表示一位十进制数字。这种代码可以看成是一种特殊的有权码

，因为代码中数码为1的那些位的权值之和，与它所代表的十进制数相差一个固定的常数3。由于余3码使用了8421码的权值，故又称为8421余3码，但对其本身来讲也可认为是无权码。下一页返回上一页1.4码制余3码的特点是:对于同样的十

进制数字，余3码比相应的8421码多0011;余3码也是一种对9的自补代码。两个余3码表示的十进制数相加时需注意，由于每个码都“余3”，其和就“余6”。如果无进位，则结果需减3;如果有进位，丢掉了“余6”，结果需加3。下一页返回上一页1.4码制1.

4.45211码5211码是另一种恒权代码。等我们学完第5章计数器的分频后可以发现，如果按8421码接成十进制计数器，则连续输入计数脉冲时，4个触发器输出脉冲对于计数脉冲的分频比从低位到高位依次为5:2:1:1。可见，5211码每一位的权正

好与8421码十进制计数器4个触发器输出脉冲的分频比相对应，这种对应关系在构成某些数字系统时很有用。下一页返回上一页1.4码制1.4.5格雷码格雷码又称循环码，它的特点是任意两个相邻的数码之间，仅有一位二进制数码不同，其余各位数码均相同(包括一个循环的首尾两

个数码均是如此)。这个特点在实际应用中很有意义。例如，在数字电路中，经常需要信息代码按一定顺序变化，如从0~15升序变化，如果用自然二进制代码表示十进制数的升序，假定从7到8,即从0111到1000，则4位二进制码都要发生改变，如果这4位码的改变不真正同

时发生，下一页返回上一页1.4码制那么在某一时刻内就有可能产生错误的代码，如产生的代码是1011(假定0111的最高位和次高位变化较快，最低位和次低位没有变化，还是11而不是1000，虽然误码出现的时间是暂时的，但有时这也是不允许的。格雷码就能避免这种错误，因

为从7到8，格雷码只需变化一位就可以，即从0100变为1100，如表1-2所示。所以格雷码是一种可靠性代码，但格雷码的值不能由其各位的二进码权值决定，因此它是一种无权码。返回上一页图1-1模拟信号和数字信号的波形(a)模拟信号的波形;(b)数字信号的波形返回图1-2几种常见的脉冲信号的波形(a)矩

形脉冲;(b)尖脉冲;(c)方波;(d)锯齿波返回图1-3脉冲波形的参数返回表1-1十进制、二进制、八进制、十六进制对照表返回表1-2几种常见的BCD编码返回第2章逻辑代数的基本运算2.1逻辑代数2.2逻辑函数及其表示方法2.3逻辑

代数的基本定律和恒等式2.4逻辑函数的卡诺图化简法2.1逻辑代数逻辑代数又称布尔代数，其基本思想是19世纪英国数学家乔治·布尔首先提出的。所谓逻辑就是事物因果之间所遵循的规律。为了避免用冗繁的文字来描述逻辑问题，逻辑代数采用逻辑

变量和一套运算符组成逻辑函数表达式来描述事物的因果关系。它是用数学的方法来研究、证明、推理逻辑问题的一种数学工具。逻辑代数虽然和普通代数一样也是用字母表示变量，但是这两种代数中的变量含义是完全不同的，逻辑代数中的每个变量(逻辑变量)只有0和1两种取值,0和1不再表示数量的大小，而是表示对

立的两种逻辑状态。例如，电灯的亮与灭、电动机的工作与停止。下一页返回2.1逻辑代数在数字电路中，输入的信号是“条件”，输出的信号是“结果”，因此输入、输出信号之间存在一定的因果关系，这种因果关系称为逻辑关系。描述逻辑关系可以用语句、逻辑表达式、图形和表格等，描述逻辑关系的表

格又称为真值表。表示逻辑运算所用的规定的图形符号称为逻辑符号。逻辑代数中有3种基本运算:“与”运算、“或”运算和“非”运算。下面就分别讨论这3种基本逻辑运算。下一页返回上一页2.1逻辑代数2.1.1与运算首先，我们来看一个具体的电路试验，电路如图2-1所示，电源E通过A,B两个串联的开关给

电灯Y供电。从图2-1(a)可以看出，只有开关A,B同时闭合，灯泡Y才会亮，A,B中有一个或两个断开，灯泡Y就不亮。其逻辑关系如表2-1所示，当开关的闭合用1表示、断开用0表示，灯泡的亮用1表示、不亮用0表示时，表2-

1的逻辑关系就可以写成表2-2的形式，表2-2就是该逻辑的真值表。以上试验说明了这样一种逻辑关系:“只有当一个事件的几个条件全部具备之后，这个事件才会发生。”这种逻辑关系称为与逻辑与逻辑的表达式可以用下式来描述:下一页返回上一页2.1逻辑代数Y=A·B或Y=AB(2-1)式中的小圆点

“·”表示A,B的与运算，又叫逻辑乘。在不致引起混淆的前提下乘号“·”可以被省略，而写成Y=AB。在有些文献里，用符号∧、∩表示与运算请读者注意。在电路中，与逻辑的逻辑符号如图2-1(b)所示。下一页返回上一页2.1

逻辑代数2.1.2或运算当决定事件结果的几个条件中，只要有一个或一个以上的条件得到满足，结果就会发生时，这种逻辑关系称为或逻辑。如图2-2(a)所示就是或逻辑模型电路，图中A,B是两个并联开关，Y是灯泡，E是电源。当A,B均不通时，则灯泡Y不亮;只要开关A或B有一

个接通或两个均接通，则灯泡Y亮。可以看出，该电路满足或逻辑关系，其逻辑关系如表2-3所示。下一页返回上一页2.1逻辑代数仿照前面的方法，用0和1表示的或逻辑真值表如表2-4所示，用逻辑表达式描述可写为Y=

A+B(2-2)式中的符号“+”表示A,B的或运算，也称为逻辑加。在有些文献里，用符号∨,∪表示或运算，请读者注意。在电路中或逻辑的逻辑符号如图2-2(b)所示。下一页返回上一页2.1逻辑代数2.1.3非运算另外一种基本的逻辑运算就是非运算，即“一件事情(灯泡)的发生是以其相反

的条件为依据”。这种逻辑关系称为非逻辑，其逻辑电路如图2-3(a)所示。图中E是电源，R是限流电阻。开关A闭合时，灯泡Y不亮;开关A断开时，灯泡Y则亮。下一页返回上一页2.1逻辑代数其逻辑关系如表2-5所示，同样也可写成真值表的形式

，如表2-6所示，从真值表中可以看出，非逻辑的运算规律为:输入。则输出1;输入1则输出0,即“输入、输出始终相反”。非运算的逻辑表达式可写(2-3)式中，字母A上方的“-”表示非运算在某些文献里，也有用“~”或“﹁”来表示非运算的。用非逻辑门电路实现非运算，

其逻辑符号如图2-3(b)所示。YA下一页返回上一页2.1逻辑代数2.1.4几种常见的复合逻辑关系与、或、非运算是逻辑代数中最基本的3种运算，任何复杂的逻辑关系都可以通过与、或、非组合而成。常见的几种复合逻辑关系的逻辑表达式、逻辑

符号以及逻辑真值表分别介绍如下。下一页返回上一页2.1逻辑代数1.与非运算逻辑表达式为（2-4）逻辑符号如图2-4所示。真值表如表2-7所示从表2-7中可以看出，只有A,B全为1时，Y才为0，与非逻辑和与逻辑正好相反，即“当一件事情的几个条件全部具备之后，这件事情才不

发生”。YAB下一页返回上一页2.1逻辑代数2.或非运算逻辑表达式为(2-5)逻辑符号如图2-5所示。真值表如表2-8所示。同样从表2-8中可以看出，或非逻辑与或逻辑也正好相反。它的逻辑关系读者可以自己整理一

下。YAB下一页返回上一页2.1逻辑代数3.异或运算逻辑表达式为或者(2-6)逻辑符号如图2-6所示。真值表如表2-9所示。异或逻辑的特点是:输入相同时，输出为0;输入相异时，输出为1。YABAB

YAB下一页返回上一页2.1逻辑代数4.同或运算逻辑表达式为或者(2-7)逻辑符号如图2-7所示。真值表如表2-10所示。YABABYAB下一页返回上一页2.1逻辑代数5.与或非运算这是一个很典型的组合逻辑运算，从字面上也可以看出，它是与

运算、或运算和非运算3种逻辑运算的组合。如图2-8所示是其逻辑符号，如图2-9所示是其等效逻辑电路图逻辑表达式为(2-8)真值表如表2-11所示。根据实际需要，可以选用不同数量输入端的与或非逻辑电路。YABCD返回上一页2.2逻辑函数及其表示

方法2.2.1逻辑函数一般地，函数是由自变量、因变量和对应法则构成的，自变量A,B,C,…的取值确定以后，因变量Y的值也就唯一确定了。Y称为A,B,C,…的函数。逻辑函数也是如此，但其变量取值只有0和1逻辑函数的一般表达式可写为Y=

F(A，B，C，…)(2-9)与、或、非是3种基本的逻辑运算，即3种基本的逻辑函数。但在实际的逻辑问题中，往往是由3种基本逻辑运算组合起来，构成一种复杂的运算形式。下一页返回2.2逻辑函数及其表示方法2.2.2逻辑函数的表示方法逻辑函数可以用逻

辑真值表、逻辑表达式、逻辑图、波形图等方法来表示。其中，逻辑图是用逻辑符号连接构成的图形下面说明各方法之间的转换。例2-1已知逻辑函数的表达式为。要求:列出相应的真值表;已知输入波形;画出输出波形;画出逻辑图。YBAC下一页返回上一页2.2逻辑函数及其表示方法

解:①根据逻辑表达式，画出逻辑图如图2-10所示。②将A,B,C的所有组合代入逻辑表达式中进行计算，得到真值表如表2-12所示。③根据真值表画出的波形图如图2-11所示。下一页返回上一页2.2逻辑函数及其表示方法例2-2已知函数Y的逻辑图如图2-12所示，写出函数Y的逻辑表达

式。解:根据逻辑图逐级写出输出端函数表达式如下:最后得到函数Y的表达式为123YABCYABCYABCYABCABCABC下一页返回上一页2.2逻辑函数及其表示方法通过真值表也可以直接写出逻辑表达式，方法是将真值表中Y为1

的输入变量相与，取值为1的用原变量表示，为0的用反变量表示，将这些与项相加，就得到逻辑表达式例如.对于异或逻辑关系，根据真值表可以直接写出。YABAB下一页返回上一页2.3逻辑代数的基本定律和恒等式2.3.1逻辑代数的基本定律和恒等式常用的逻辑代数定

律和恒等式如下。自等律0-1律重叠律互补律0AA1AA11A00AAAAAAA1AA0AA下一页返回上一页2.3逻辑代数的基本定律和恒等式还原律交换律结合律分配律反演律ABBAABBA()()ABCABC()()ABCABC()AB

CABACAA()()ABCABACABABABAB下一页返回上一页2.3逻辑代数的基本定律和恒等式反演律公式或以推广到多个变量(摩尔根定律)吸收率其他常用恒等式有：ABCABC

ABCABCAABAAABAB()()()AABAABACABCABACBCABACABACBCDABAC下一页返回上一页2.3逻辑代数的基本

定律和恒等式这些基本定律可以直接利用真值表证明，如果等式两边的真值表相同，则等式成立。例2-3证明反演率证明:列举A,B的所有取值，并计算出。其真值表如表2-13所示。;.ABABABAB,,,.ABABABAB下一页返回上一页2.3逻辑代数的

基本定律和恒等式从表2-13可以直接看出反演率是成立的。几个常用公式的证明如下。证明ABABAB和AB(1)AABA(1)1AABABAA(2)()1(3)()()(4)()()1()ABABAABABABBAAAABAAABAAABAABAAABAABAAABAA

ABABAB证明：证明：下一页返回上一页2.3逻辑代数的基本定律和恒等式(5)()(1)(1)(6)()()ABACBCABACABACBCA

BACAABCABACABCABCABCACBABACABABABABABABABABABABAAABABBBABAB证明：证明：下一页返回上一页2.3

逻辑代数的基本定律和恒等式2.3.2逻辑代数的3个规则1.代入规则在任何一个逻辑等式中，如果将某个变量用同一个函数式来代换，则等式仍然成立。例2-4已知等式A+AB=A，若令Y=C+D代替等式中的A，试证明新等式(C+D)+

(C+D)B=C+D成立。证明:(C+D)+(C+D)B=(C+D)(1+B)=(C+D)·1=C+D下一页返回上一页2.3逻辑代数的基本定律和恒等式2.反演规则对于任意一个逻辑函数Y，如果要求其反函数Y，只要将Y表达式中的所有“·”换成“+”，“+”换成“·�”,“0”换成“1”,“

1”换成“0”，原变量换成反变量，反变量换成原变量，即可求出函数Y的反函数。注意:①要注意运算符号的优先顺序，不应改变原式的运算顺序。下一页返回上一页2.3逻辑代数的基本定律和恒等式②不是一个变量上的“非”号应保持不变2-5()()()()YABCDYABCDYAB

CDABCDABCD例应写成。证明：,YABCDYABCD例如：则下一页返回上一页2.3逻辑代数的基本定律和恒等式3.对偶规则对于函数Y，若把其表达式中的“·”换成“+”，“+”

换成“·”，“0”换成“1”换成“0”，就可得到一个新的逻辑函数Y',Y'就是Y的对偶式。,,,,(),;,();,()();,ZABCZABCZABCZABCZABACZABACZABCZABC例如：则则则则。下一页返回上一页2.3逻辑代数的基本定律和恒等式

若两个逻辑式相等，则它们的对偶式也一定相等这就是对偶规则例如:A+BCD=(A+B)(A+C)(A+D)，则A(B+C+D)=AB+AQ+AD。使用对偶规则时，同样要注意运算符号的先后顺序和不是

一个变量上的“非”号应保持不变。利用对偶规则，可以从已知的公式中得到更多的运算公式，例如，吸收律成立，则它的对偶式也是成立的。AABAB()AABAB下一页返回上一页2.3逻辑代数的基本定律和恒等式2.3.3逻辑函数化简法1.化简的意义逻辑

函数的简化意味着实现这个逻辑函数的电路元件少，从而降低成本，提高电路的可靠性例如:()()YABCABCABCABCABCCBCAAABBC下一页返回上一页2.3逻辑代数的基本定律和恒等式逻辑函数表达式的表达形式大致可分为5种:“与或”式、“与非-与非”式“与或非”式、“

或与”式、“或非-或非”式。它们可以相互转换。例如:()()()()()()YABACABACABACABACACABACABACABACABACAB下一页返回上一页2.3逻辑代数的基本定律和恒等式逻辑函数的化简

，通常指的是化简为最简与或表达式。因为任何一个逻辑函数表达式都比较容易展开成与或表达式，一旦求得最简与或式，又比较容易变换为其他形式的表达式。所谓最简与或式，是指式中含有的乘积项最少，并且每一个乘积项包含的变量也是最少的。下一页返回上一页

2.3逻辑代数的基本定律和恒等式2.逻辑函数的化简法代数化简法就是运用逻辑代数的基本定律、规则和常用公式化简逻辑函数。代数化简法经常采用下列几种方法。(1)合并项法利用公式，将两项合并为一项，消去一个变量。1AA()1()

YABCABCBCBCAABCBCBCYABCABABCBACAACB例如：下一页返回上一页2.3逻辑代数的基本定律和恒等式(2)吸收法,()AABAABACABACYABABCDEFABYABDABCCDABDABCYADA

DABACBDABEFBEFAABACBDABEFBEFABDBEF利用公式及消去多余乘积项。例如：下一页返回上一页2.3逻辑代数的基本定律和

恒等式(3)消去法()()AABABYAABBEABBEABEYABACBCABABCABABCABCYABABABCDABCDABABABABCDABABABABCDABABCD利用公

式消去多余因子。例如：下一页返回上一页2.3逻辑代数的基本定律和恒等式(4)配项法利用公式，给某个乘积项配项，以达到进一步简化的目的。1,AA()()()YABBCBCABABCCBCBCAAABABCABCBCA

BCABCABABBCACBBABBCAC例如：下一页返回上一页2.3逻辑代数的基本定律和恒等式使用配项法时要有一定的经验，否则越配越繁。通常对逻辑表达式进行化简要综合使用上述技巧例如:在数字电路中，经常大量使用与非门，所

以如何把一个化简了的与或表达式转换为与非-与非式，并用与非门去实现它，是十分重要的。一般来讲，用两次求反法可以将一个化简了的与或式转换成与非-与非式()()YACABCBCABCACBBABCBCAAABCABCABCABCABCABCABCABCYABBC

CDABBCCDABBCCD例如：返回上一页2.4逻辑函数的卡诺图化简法2.4.1最小项的定义和性质1.最小项的定义对于N个变量，如果P是一个含有万个因子的乘积项，而在P中每一个变量都以原变量或反变量的形式出现一次，且仅出现一次，那么就称P是万

个变量的一个最小项。例如是3个变量A,B,C的最小项而则不是。因为每个变量都有以原变量和反变量两种形式出现的可能，所以N个变量有2N个最小项。,,ABCABC,,(ABCAABAB下一页返回2.4逻辑函数的卡诺图化简法2.最小项的性质①每个最小项仅有

一组变量的取值会使它的值为1,而其他变量取值都使它的值为0。②任意两个不同的最小项的乘积恒为0。③全部最小项之和恒为1。下一页返回上一页2.4逻辑函数的卡诺图化简法为了分析最小项的性质，下面列出3个变量的所有最小项的真值表，如表2-14所示。由逻辑函数的真值表可以很容易地写

出其标准与或式，此外，利用逻辑代数的定律、公式，可以将任何逻辑函数式展开或变换成标准与或式。()()()YABBCACABCCBCAAACBBABCABCABCABC例：下一页

返回上一页2.4逻辑函数的卡诺图化简法3.最小项编号及表达式为便于表示，要对最小项进行编号。编号的方法是:把与最小项对应的那一组变量取值组合当成二进制数，与其对应的十进制数就是该最小项的编号。代表符号如表2-15所示。在标准与

或式中，常用最小项的编号来表示最小项。例如:常写成或。YABCABCABCABC3567(,,)YFABCmmmm(3,5,6,7)Ym下一页返回上一页2.4逻辑函数的卡诺图化简法利用逻辑代数的基本公式，可以把任一个逻辑函数

化成一种典型的表达式，这种典型的表达式是一组最小项之和，称为最小项表达式。下面举例说明把逻辑表达式展开为最小项表达式的方法。例如:要将化成最小项表达式，这时可以利用的基本运算关系，将逻辑函数中的每一项

都化成包含所有变量A,B,C的项，即:此式是由4个最小项构成的，它是一组最小项之和，因此是一个最小项表达式。(,,)YABCABAC1AA(,,)()()YABCABACABCCACBBABCABCABCABC

下一页返回上一页2.4逻辑函数的卡诺图化简法对照表2-15，上式中各最小项可分别表示为m7、m6、m3、m1、，所以又可写为由此可见，任何一个逻辑函数都可以化为唯一的最小项表达式。3567(,,)(1,3,6,7)(,,)()()

()()()(3,5,6,7)YABCmYABCABABCABABABCABABABCABABABCABABCABCABABCABCABCCABCABCABCABCmmmmm

又如：下一页返回上一页2.4逻辑函数的卡诺图化简法2.4.2逻辑函数的卡诺图表达法1.逻辑变量卡诺图卡诺图也叫最小项方格图，它将最小项按一定的规则排列成方格阵列。根据变量的数目n，则应有2n个小方格，每个小方格代表一个最小项。卡诺图中将n;个变量分成行变量和

列变量两组，行变量和列变量的取值决定了小方格的编号，也即最小项的编号。行、列变量的取值顺序一定要按格雷码排列。如图2-13所示分别列出了二变量、三变量和四变量的卡诺图。下一页返回上一页2.4逻辑函数的卡诺图化简法卡诺图的特点是形象地表达了各个最小项之间在逻辑上的相邻性。图中任何几

何位置相邻的最小项，在逻辑上也是相邻的。所谓逻辑相邻，是指两个最小项只有一个是互补的，而其余的变量都相同。所谓几何相邻，不仅包括卡诺图中相接小方格的相邻，还包括方格间具有对称相邻性。对称相邻性是指以方格阵列的水平或垂直中心线为对称轴，彼此对称的小方格

间也是相邻的。也就是说，各小方格上下左右在几何上相邻的方格内只有一个因子不同，有些文献中称此特点为循环邻接，这个重要特点成为卡诺图化简逻辑函数的主要依据。下一页返回上一页2.4逻辑函数的卡诺图化简法卡诺图的主要缺点是随着变量数目的增加，图形迅速复杂化，当逻辑变量在5个以上时，很少使用卡诺图。

2.逻辑函数的卡诺图表达法根据逻辑函数的最小项表达式画函数卡诺图时，只要将表达式中包含的最小项对应的小方格内填上1，没有包含的最小项填上0(或不填)，就可以得到函数的卡诺图。下一页返回上一页2.4逻辑函数的卡诺图化简法(2)画出其卡诺图(见图2-14)。321(,)(

,)1,2,3YABABYABABABABABmmmm例2-6请画出逻辑函数的卡诺图。解：(1)求出逻辑函数的最小项表达式。（）下一页返回上一页2.4逻辑函数的卡诺图化简法(2)画出其卡诺图(见图2

-15)(,,,)()()()()()(15,13,10,6,0)(1,2,3,4,57,8,9,11,12,14)YABCDABCDABCDABCDABCDABCDYABCDABCDABCDABCDABCDmYm

例2-7画出逻辑函数的卡诺图。解：(1)由摩根定律，Y的反函数所以下一页返回上一页2.4逻辑函数的卡诺图化简法2.4.3利用卡诺图化简逻辑函数1.化简的依据我们知道，卡诺图具有循环邻接的特性，若图中两个相邻的方格均为1，则这两个相邻最小项的和将消去一个变

量，如图2-13(c)所示四变量卡诺图中的m5和方格m7，它们的逻辑加是,消去了变量C，即消去了相邻方格中不相同的那个因子若卡诺图中4个相邻的方格为则这4个相邻的最小项的和将消去两个变量，如图2-13(c

)所示四变量卡诺图中的m2,m3,m6,m7自们的逻辑加是:()ABCDABCDABDCCABD()()()ABCDABCDABCDABCDABCDDABCDDABCABCACBBAC下

一页返回上一页2.4逻辑函数的卡诺图化简法从式中可以看出，消去了变量B和D,即消去相邻4个方格中不相同的那两个因子，这样反复应用的关系，就可使逻辑表达式得到化简。这就是利用卡诺图法化简逻辑函数的基本原理。2.化简的步骤用卡诺图化简逻辑函数的步骤如下

。①将逻辑函数写成最小项表达式。1AA下一页返回上一页2.4逻辑函数的卡诺图化简法②按最小项表达式填卡诺图，凡式中包含了的最小项，其对应方格填1，其余方格填0(或不填)。③合并最小项，即将相邻的1方格圈成一组，每一组含2n个方格，对应每个组写成一个新的乘积项(消去不同的变量，相同的

变量写成与项)。④将所有组对应的乘积项相加。有时也可以由真值表直接填卡诺图，以上的①、②两步骤就可合为一步。下一页返回上一页2.4逻辑函数的卡诺图化简法注意:画卡诺图的包围圈时应遵循以下原则。①包围圈内

的方格数必定为2n个，n等于。,1,2,3,..②相邻方格包含上下底相邻，左右边相邻和四角相邻。③同一方格可以被不同的包围圈重复包围，但新增包围圈中一定要有新的方格，否则该包围圈是多余的。④包围圈内

的方格数要尽可能多，包围圈的数目要尽可能少。下一页返回上一页2.4逻辑函数的卡诺图化简法化简后，一个包围圈对应一个与项(乘积项)，包围圈越大，所得乘积项中的变量越少。实际上，如果做到了使每个包围圈尽可能大，结果包围圈个数也就会少，使得消失的乘积项个数也越多，就可以获得

最简的逻辑函数表达式。下面通过例子来熟悉用卡诺图化简逻辑函数的方法。下一页返回上一页2.4逻辑函数的卡诺图化简法例2-8化简。解：(1)画出函数的卡诺图，如图2-16所示。(2)按合并最小项的规律画出卡诺图圈。(3)写出化简后的逻辑表达式。例2-9化简解：画函数的卡诺图，化简过程如

同图2-17所示。合并最小项得到逻辑表达式为下一页返回上一页(,,,)(0,1,2,3,4,5,8,10,11)YABCDm(,,,)YABCDACBDBC(,,,)(3,4,5,7,9,13,14,15)YABCDm

YABCACDACDABC2.4逻辑函数的卡诺图化简法3.具有约束项的逻辑函数的化简在解决实际逻辑问题时，经常会遇到一些变量是任意的或者是不允许的、不可能的、不应该出现的，这些取值对应的最小项

称为约束项，有些文献中也称为任意项、无关项、禁止项。这样一来，约束项在卡诺图化简时，我们对它的取值就是任意的了，也就是说它既可以取0，也可以取1，可以根据使函数尽量得到简化而定。下一页返回上一页2.4逻辑函数的卡诺图化简法具有约束项的逻辑函数的化简步骤如下。①填入具有约束项的逻辑函数

的卡诺图。②画卡诺圈合并(约束项画“×”，使化简结果简化的视为1，否则视为0。③写出化简结果。下一页返回上一页2.4逻辑函数的卡诺图化简法例2-10设计一个逻辑电路，能够判断为奇数时，电路输出1;当十进制数为偶数时1位十进制

数的奇偶性，当十进制数，电路输出0。解:①写出真值表。用8421BCD码表示十进制数，4位码即为输入变量，当对应的十进制数为奇数时，函数值为1，反之为0，得到如表2-16所示的真值表。我们知道，8421BCD码只有10个，表中4位二进制码

的后6种组合是无效的，是无关项，根本不会出现，它们对应的函数值可以任意假设，为0、为1都可以，通常以×表示。下一页返回上一页2.4逻辑函数的卡诺图化简法②将真值表的内容填入4变量卡诺图，如图2-18所示。③画包围圈，此时应

利用约束项(无关项)，显然，将m11,m13,m15对应的方格视为1，可以得到最大的包围圈。④写出结果:Y=D。若不利用约束项，则，结果将复杂很多。YADBCD下一页返回上一页2.4逻辑函数的卡诺图化简法例2-11十字路口的交通信号灯有红、绿、黄3种颜色，分别用A

,B,C表示红、绿、黄三种信号灯，灯亮为1,灭为0。车辆通行状态用Y表示，通车时Y为1,停车时Y为0用卡诺图化简该逻辑函数。解:①在实际交通信号灯工作时，不可能有两个或两个以上的灯同时亮(灯全灭时，允许车辆感到安全时可以通行)。根据题日的要

求列出真值表，如表2-17所示。②根据真值表画出卡诺图，如图2-19所示。③画卡诺圈合并最小项，得到最简结果:YAC返回上一页图2-1与逻辑的逻辑电路(a)逻辑电路;(b)电路符号返回表2-1与逻辑关系表返回表2-2与逻辑真值表返回图2

-2或逻辑的逻辑电路(a)逻辑电路;(b)电路符号返回表2-3或逻辑关系表返回表2-4或逻辑真值表返回图2-3非逻辑的逻辑电路(a)逻辑电路;(b)电路符号返回表2-5非逻辑关系表(a)逻辑电路;(b)电路符号返回表2-6非逻辑真值表返回图2-4与非运算的逻辑符号返

回表2-7与非逻辑真值表返回图2-5或非运算的逻辑符号返回表2-8或非逻辑真值表返回图2-6异或运算的逻辑符号返回表2-9异或逻辑真值表返回图2-7同或运算的逻辑符号返回表2-10同或逻辑真值表返回图2-8与或非运算的逻辑符号返回图2-9与或非运算的逻辑电路图返回表2-11与或非逻辑真值表

返回图2-10例2-1逻辑图返回表2-12例2-1真值表返回图2-11例2-1波形图返回图2-12返回表2-13例2-3真值表返回表2-143个变量的最小项真值表返回表2-153个变量的最小项编号返回图2-13逻辑变量卡诺图(a)二变量卡诺图;(b)三变量卡诺图;(c)四变

量卡诺图返回图2-14例2-6卡诺图返回图2-15例2-7卡诺图返回图2-16例2-8卡诺图返回图2-17例2-9卡诺图返回表2-16例2-10真值表返回图2-18例2-10卡诺图返回表2-17例2-11真值表返回图2-19

例2-11卡诺图返回第3章逻辑门电路3.1概述3.2二极管、三极管和场效应管的开关特性3.3正逻辑和负逻辑的概念3.4由分立元件构成的基本逻辑门原理电路3.5TTL集成门电路3.1概述3.1.1数字集成逻辑电路的分类目前，在数字电路中使用的集成逻辑电路，按照构成集成电路的半导体器

件类型来分，可以分成两类:一类是由二极管、三极管等双极型半导体器件构成的双极型逻辑电路，最早的双极型逻辑电路由二极管和三极管构成，简称DTL电路，后来人们对DTL电路加以改进，提高速度，降低功耗，提高抗干扰能力，研究出了由三极管和三极管构成的TTL逻辑电路和开关速度最快的射极藕

合的ECL逻辑电路、直流噪声容限大即抗十扰能力最强的HTL逻辑电路、高集成度的IZL电路等;下一页返回3.1概述另一类是由场效应管构成的单极型逻辑电路，场效应管分结型和绝缘栅两种，绝缘栅场效应管组成的集成电路也叫MOS集成电路。双极型和单极型这两类逻辑电路的电

气特性、参数特点不同。按照电路的结构不同，数字集成逻辑电路可分为分立元件电路和集成电路。按照所完成的逻辑功能的不同，数字集成逻辑电路可分为组合逻辑电路和时序逻辑电路，这两类电路的不同之处主要是组合逻辑电路没有记忆功

能，时序逻辑电路有记忆功能，本书就是以逻辑功能的不同为主线展开学习内容的。下一页返回上一页3.1概述按照集成度不同，数字集成逻辑电路可分为小规模集成电路SSI(SmallScaleIntegration)、中规模集成电路MSI(MediumScaleIntegratio

n)、大规模集成电路LSI(LameScaleIntegration)、超大规模集成电路VLSI(VeryLameScaleIntegration)，详见表3-1。另外，数字集成逻辑电路还可以按照工作速度、抗十扰能力、特殊用途来分，这里就不一一介绍了。下一页返回上一页3.1概述3.1

.2用来衡量门电路的性能指标1.工作速度逻辑状态从门电路的输入端传送到输出端所需要的时间，称为门电路的传输延迟时间。传输延迟时间越小，门电路的工作速度就越快。TTL电路和ECL电路的工作速度比MOS电

路的工作速度快。下一页返回上一页3.1概述2.功耗门电路的电源电压与电源供给电路的平均电流的乘积称为功耗不同种类门电路的功耗是不同的。由场效应管构成的门电路(MOS门电路)的功耗比由二极管和三极管构成的门电路的功耗低。3

.逻辑电平逻辑电平是指对应于逻辑变量0和1的电位值。经常用到的逻辑电平有输入高电平UIH，输入低电平UIL，输出高电平UOH，输出低电平UOL。不同种类的电路其低电平和高电平的数值不同，同类电路的输入和输出高电

平可能不同，低电平可能不同。当逻辑电平取值不同的两种门电路连接时，需要接口电路来实现电平的匹配。下一页返回上一页3.1概述4.扇入、扇出数扇入是指一个门电路具有的独立输入端的个数。扇出是指一个门电路能够驱动同系列逻辑门的数量，一般用No表示。5.阀值电压电路从一种逻辑状态转换到另一种逻

辑状态的输入电压叫做门电路的阀值电压。其值近似为输入高、低电平的中点电压值。下一页返回上一页3.1概述6.噪声容限噪声容限是指电路的输入电平能够承受的噪声十扰电压的最大值，也就是保持正常的逻辑关系时，输入电压可以波动的最大值。常用闽值电压与输入逻辑电平之差表示噪声容限的大小。噪声容限大

，电路抗十扰能力就强。MOS电路的抗十扰能力比较强。7.工作温度范围工作温度范围是指电路能够正常工作的温度范围温度范围越宽，其温度稳定性越好，一般硅材料的半导体器件温度稳定性要好于锗材料的半导体器件。返回上一页3.2二极管、三极管和场效应管的开关特性3.2.1二极管的开关特性

半导体二极管的符号如图3-1(a)所示。在图所示的参考方向下，二极管两端电压和通过它的电流之间的关系曲线，即伏安特性曲线如图3-1(b)所示。在伏安特性曲线中，二极管两端的电压U>0，叫做二极管正向偏置，简称正偏，此时，阳极电位比阴极电位高;U<0，叫做反向偏置，简称反偏，阳极电位比阴

极电位低。下一页返回3.2二极管、三极管和场效应管的开关特性在正向偏置的特性曲线中存在一个死区电压，当正向偏压大于死区电压时，二极管才能导通，导通后，二极管的电流随着其两端电压按指数关系增加，二极管呈现一个电阻，其动态电阻值在几千欧

以下，这个电阻称为正向电阻。对于普通二极管，一般硅管的死区电压是0.5v左右，锗管的死区电压为0.1~0.2v，如图3-1(b)中死区电压用Uoff表示。特殊二极管的参数与普通二极管的参数会有很大的不同，以后涉及的时候再做介绍。下一页返回上一页3.2二极管、三极管和场效应管的开关特性在数字电路

中，常常把二极管当做开关，也就是正向偏置时，二极管相当于闭合的开关，与普通开关不同的是，其存在一个正向电压，其两端的电压为导通电压值。硅管的导通电压是0.7v左右，锗管的导通电压是0.3V左右，如图3-1(b)中导

通电压用Uon表示。如果二极管视为理想二极管，那么等效电阻和导通电压可以忽略，即二极管两端的电压视为0，此时，二极管视为理想开关闭合。下一页返回上一页3.2二极管、三极管和场效应管的开关特性在反向偏置时，反向电流(也称反向饱和电流)很小，处于微安数量级，硅管的反向电流比锗管的小。

室温下，锗管的反向饱和电流约1，硅管的约0.01这种反向偏置状态也叫反向截止。通常，在温度不高时，反向电流可忽略不计，即电流视为0，此时，二极管相当于开关断开。在反向偏压大于击穿电压时，二极管反向击穿，

电压变化很小，相应的电流变化很大。对于普通二极管，不允许反向击穿，以免过大的电流烧坏管子。特殊的二极管，如稳压管，稳压工作在反向击穿状态。AA下一页返回上一页3.2二极管、三极管和场效应管的开关特性通过如上的分析，可以得到普通二

极管在中低频数字电路中的开关等效电路如图3-1(c)、图3-1(d)所示。在脉冲信号的作用下，二极管在导通和截止两种状态之间迅速转换，相当于开关闭合和断开来回转换。当脉冲频率较高时，就必须考虑二极管状态转换的过渡时间。试验证明，二极管由正向导通转为反向截止所需的过渡时间较大，这个

过程称为反向恢复过程，反向恢复时间一般为毫微秒级，正向导通电流越大，反向恢复时间越长。下一页返回上一页3.2二极管、三极管和场效应管的开关特性二极管由反向截止转为正向导通所需的时间，称为开通时间，开通时间比反向恢复时间要短得多，因此影响二

极管动态开关转换速度的主要参数是反向恢复时间。在高频情况下，还要考虑二极管的电容效应，二极管的等效电容越小，其工作频率可以越高，通常选择点接触型二极管，其状态转换速度快。下一页返回上一页3.2二极管、三极管和场效应管的开关特性3.2.2三极管的开关特性因为三极管内部多数载流子和少数

载流子都参与导电，所以也称为双极型晶体管，它是电流控制元件，是基极电流控制集电极电流。下面以NPN型三极管为例学习三极管的开关特性，NPN型三极管的符号如图3-2(a)所示。三极管有3个极，分别为:基极B、集

电极C、发射极E;两个结:基极与发射极之间的发射结、基极与集电极之间的集电结;有NPN,PNP两种类型;可以工作在3种状态:截止、放大和饱和状态。下一页返回上一页3.2二极管、三极管和场效应管的开关特性在数字电路中，三极管作为开关元件，主要工作在饱和状态和截止状态

，在脉冲信号的作用下，三极管快速地在截止和饱和之间转换。对于NPN型三极管，当基极的电位比发射极的电位低时，三极管截止，集电极、发射极和基极的电流很小，一般在微安级，如果把反向电流看成0，则三极管相当于开关断开，

如图3-2(b)所示。PNP型三极管控制工作时的各极电位高低与NPN型的正好相反，其所用的电源为负电源，同学们可以自己复习模拟电路知识来学习。下一页返回上一页3.2二极管、三极管和场效应管的开关特性当基极电位比发射极电位高时，称三极

管为正偏，若正偏电压UBE大于导通电压，且三极管的集电极与发射极之间的电压为饱和电压时，三极管处于饱和状态。普通三极管的正向偏压UBE为:硅管0.7V，锗管0.3V;饱和电压级UCES为:硅管0.3V，锗管0.1V。三极管饱和状态时的等效电路如图3-2(c)所示。因为饱

和电压很小，理想状态下可看成0，即三极管的集电极与发射极之间的电压为0，相当于一个开关闭合。忽略三极管的正向导通电压，理想三极管饱和状态时的等效电路如图3-2(d)所示。下一页返回上一页3.2二极管、三极管

和场效应管的开关特性在脉冲信号加于三极管的发射结时，使三极管在截止与饱和之间快速转换，当脉冲频率很高时，就必须考虑三极管的开关转换时间。下面以波形图说明开关的转换时间。在图3-3(a)的共发射极电路

中，若输入如图3-3(b)所示的理想矩形脉冲电压，三极管的输出电压并不与输入电压同步变化，而是在时间上有一个滞后，边沿也与输入的脉冲边沿不同，且输出与输入反相。开通时间:在波形3-3(b)中，我们把从输入脉冲上跳沿到来时刻到三极管输出下降了90%所需要的

时间，称为开通时间，即三极管由截止转换为饱和导通所需要的时间，用tON表示。下一页返回上一页3.2二极管、三极管和场效应管的开关特性关断时间:在波形3-3(b)中，我们把从输入脉冲下跳沿到来时刻到三极管输出增加了90%所需要的时间，称为关

断时间，即三极管由饱和导通转换为截止所需要的时间，用toff表示。开通时间和关断时间的数量级为纳秒级。平时的使用手册上常给出在一定测试条件下的开关时间，例如，3DK7A的tON<65ns,tOFF<180ns。一般关断时间远大于开通时间。下一页返回上一页3.2二极管、三极管和场效应管

的开关特性很显然，要想提高三极管的开关速度，就要减小开通时间和关断时间，这需要从三极管的内部结构和外部电路改善两方面来入手:在制造三极管的时候使内部基区厚度减小，发射结和集电结的面积减小;在外部电路中加入肖特基二极管于三极管的基极与集电极之间，这就限制了三极管的饱和深度，从而提高

状态转换速度;还可以构成泻放回路加速状态转换，这里不再介绍，读者可以参考其他书籍。如图3-3(c)所示是由肖特基二极管和三极管构成的抗饱和三极管的电路结构和电路符号。下一页返回上一页3.2二极管、三极管和场效应管的开关特性3.2.3MOS管的开关特性MOS管也

叫绝缘栅场效应管，是由金属(Metal),氧化物(Oxide)、半导体(Semiconductor)3种材料构成的元件，这种晶体管内部只有多数载流子参与导电，所以也称为单极型晶体管。它是电压控制元件，是栅极和源极之间的电压控制漏极电流。绝缘栅场效应管的符号及转移特性曲线如图3-4所示，其中

，VT为开启电压，iDS为饱和漏极电流。场效应管有3个极，分别是栅极G、漏极D和源极S。下一页返回上一页3.2二极管、三极管和场效应管的开关特性以N沟道增强型MOS管为例，讨论其开关特性。电路见图3-5(a

)所示，输入端接入脉冲信号，输出在漏极D，输出电压是漏对地电压，这是一个共源极的电路，公共端接地。其输入和输出波形如图3-5(b)所示。从波形可以看出，输入与输出信号反相，输出对应输入有一个时间上的延迟，而且输出波形边沿与输入波形不同，

质量变差。下一页返回上一页3.2二极管、三极管和场效应管的开关特性开通时间:场效应管由反向截止变为饱和导通所需要的时间，用tON表示。关断时间:场效应管由饱和导通变为反向截止所需要的时间，用toff表示。对于N沟道增强型MOS管，在图3-5(a)中，当栅极电位比源极

电位高，且大于开启电压时，MOS管处于导通状态，漏极和源极之间等效于一个电阻RDS，其等效电路如图3-6(a)所示;当漏源电压小于开启电压时，NMOS截止，漏源之间电流近似为0，漏极和源极之间呈现高阻状态，等效为开

关断开，其等效电路如图3-6(b)所示。下一页返回上一页3.2二极管、三极管和场效应管的开关特性场效应管在脉冲信号的作用下，频繁地在截止和饱和状态之间转换，当信号的周期接近或小于场效应管的状态转换时间时，电路的逻辑状态就会受到破坏，电路不能

正常工作。要提高场效应管的状态转换速度，就要减小开通和关断时间。影响这个时间的因素有管子本身导通等效电阻、管子外部电路中杂散电容和下一级输入等效电容。对于MOS管，一个重要的参数是跨导。在UDS为定值的条件下，漏极电流变化量与引起这个

变化的栅源电压变化量之比称为跨导，即。从定义可以看出，跨导是表征MOS管电压控制能力的量。DSDmGSUconstdigdu下一页返回上一页3.2二极管、三极管和场效应管的开关特性在图3-5(a)中所示的电容CL就是所有电容的等效表示。在输出端的电位由高向低变化的

过程中，放电回路的时间常数为t=RDSCL;在输出端的电位由低向高变化的过程中，充电回路的时间常数为t=RDCL。由于漏源导通电阻比三极管饱和电阻大得多，漏极外接电阻RD也比三极管集电极电阻大，所以，充放电时间常数都比三极

管的大得多，因此，在状态转换速度方面三极管要比场效应管快。但是由于场效应管是电压控制元件，静态功耗和平均功耗都比较低，温度稳定性好，易于集成，所以有着广泛的应用。返回上一页3.3正逻辑和负逻辑的概念在第1章建立逻辑关系的时候，通常设条件具备为1，不具备为0;结果发生为1，结果不发生为0，

这样规定的逻辑关系为正逻辑;反之，若规定条件具备为0，不具备为1;结果发生为0，结果不发生为1，这样规定的逻辑关系为负逻辑在构造实现逻辑关系的电路时，在正逻辑中，规定高电平为逻辑1，低电平为逻辑0，构成的逻辑电路称为正逻辑电路，实现正逻辑功能;反之，在负逻辑中，规定高电平为逻辑0，低电平为逻辑1

，构成的逻辑电路称为负逻辑电路，实现负逻辑功能。下一页返回3.3正逻辑和负逻辑的概念注意:逻辑电路是实现逻辑功能的，一定要正逻辑对应正逻辑电路，负逻辑对应负逻辑电路，也就是说在正逻辑下，电路的高电平代表逻辑1，低电平代表逻辑0;反之亦然。下面讨论基本逻辑门在正逻辑和负逻辑下的功

能关系。以“与逻辑”为例，按照正逻辑所列的真值表如表3-2(a)所示。显然，与逻辑关系是Y=AB。下一页返回上一页3.3正逻辑和负逻辑的概念按照负逻辑所列的真值表如表3-2(b)所示。由真值表写出的最简逻辑

关系式为Y=A+B。注意:由真值表写逻辑式的规则没有变，只是条件具备与否的0,1关系改变，结果发生与否的0,1关系改变。比较如上两种情况，事件都是一样的，只是由于人们的规定不同，导致逻辑表达式不同，也就是说在

采用正逻辑和负逻辑的两种情况下，其逻辑表达式所表示的事件的逻辑关系应该是完全相同的。由此得到正逻辑中的“与逻辑”和负逻辑中的“或逻辑”是相同的，即正逻辑中的与门等效于负逻辑中的或门。用同样的方法可以把其他正逻辑门等效变换为相应的负逻辑门，得到结果如表

3-3所示。下一页返回上一页3.3正逻辑和负逻辑的概念相应的逻辑符号对应关系如图3-7所示。由图3-7可以归纳出如下等效变换的关系。①在门电路符号的输入端加小圆圈，表示与不加小圆圈的反相。②在门电路符号的输出端加小圆圈，也表示与不

加小圆圈的反相。③与门变或门，或门变与门。需要说明的是，在后面的章节中，逻辑符号的输入端加小圆圈，表示低电平有效。为了避免混淆，在分析逻辑电路时，首先须规定好是正逻辑还是负逻辑。如果没有特殊说明，本书都是采用正逻辑。返回上一页3.4由分立元件构成的基本逻辑门原理

电路3.4.1与门电路由二极管构成的与门原理电路如图3-8(a)所示，其逻辑符号为图3-8(b)所示。设二极管的导通电压为0.7V，输入信号A,B,C的低电平为0V，高电平为5V,Y是输出信号端。在数字电路中，逻辑高电平和低电平不是指固定的某个电压，而是指

一个电压范围，这个范围对于TTL系列和MOS系列略有差异，但是一般地，0~1.2V视为低电平，2.7V以上视为高电平。下一页返回3.4由分立元件构成的基本逻辑门原理电路从图3-8中可以看出，当输入有一个为低电平时，如A端输入0V，则二极管VD1优先导通，VD1管导通后，输出端的电位被钳制在0.7

V,而其他两个输入是高电平，另外两个二极管截止，输出为低电平;如果有2个或3个输入信号为低电平，则有2个或3个二极管导通，输出仍然是低电平;只有当输入全是高电平时，二极管都不通，电路电流为0，电阻R上没有电压，输出电位为5V,即输出高电平上

述关系可归纳为:输入有0，输出为0，输入全1，输出为1。这是与逻辑关系，逻辑式为Y=ABC。说明:图3-8中的3个输入端中，任意一个都可以作为使能端或控制端。例如，C端作为控制端，A,B为信号端，则当C=0时，Y=0,即与门的输出与输入

A,B端的信号无关，与门被封锁;只有C=1时，才有Y=AB。下一页返回上一页3.4由分立元件构成的基本逻辑门原理电路3.4.2二极管或门电路由二极管构成的或门原理电路如图3-9(a)所示，其逻辑符号为图3-9(b)所示。从图3-9中可

以看出，当输入有一个为高电平时，如A端输入4V，则二极管VD1优先导通，VD1管导通后，输出端的电位被钳制在3.3V(设二极管导通电压为0.7V)，其他两个二极管反偏截止，如果输入两个或3个都是高电平4V，则输出仍为高电平3

.3V;只有当输入都是低电平0V时，二极管都不导通，电阻上没有电压，输出才是低电平0V。上述关系可归纳为:有1出1，全0出0。这是或逻辑关系，逻辑式为Y=A+B+C。下一页返回上一页3.4由分立元件构成的基本逻辑门原理电路3.4.3非门电路非门电路也称为反相器。1

.由三极管构成的非门由三极管构成的非门原理电路如图3-10(a)所示，其逻辑符号如图3-10(b)所示。下一页返回上一页3.4由分立元件构成的基本逻辑门原理电路从图3-10(a)中可以看出，这是一个在三极管基极输入、在集电极输出

的电路，即共发射极电路。根据共发射极电路的特点，三极管基极和发射极信号总是反相的。只要参数选择合理，使输入A为高电平时三极管饱和导通，输出为饱和电压(约0.3V),即输出低电平;输入A为低电平时，三极管截止，集电极电阻上电流很小，压降很小，输

出高电平，就能实现非逻辑关系。逻辑式为。YA下一页返回上一页3.4由分立元件构成的基本逻辑门原理电路2.由场效应管构成的非门由场效应管构成的非门，其原理电路如图3-11所示。因为反相器是由P沟道和N沟道的MOS管

构成的，所以也称CMOS反相器。在图3-11中，设T1的开启电压为UGS=2V,T2的开启电压为UGS=-2V，电源电压UDD=10V,属于CMOS电路的典型值。下一页返回上一页3.4由分立元件构成的基本逻辑门原理电路当输入为

低电平0V时，T1管的栅源电压为0V,T1管截止(因为N沟道增强型管的栅源电压大于开启电压时才能导通)，T2管的栅源电压为-10V,T2管导通。管子导通后栅源之间等效电阻较小，UDS小，U0=UDD-UDS，输出高电平。当输入为高电平10V时，T1管的栅源电压为10V,T1管导通，而T2管的栅源

电压为0V,T2管截止。输出时，T1管的饱和导通电压，电压很小，是低电平。综上所述，此CMOS电路具有反相功能。下一页返回上一页3.4由分立元件构成的基本逻辑门原理电路在信号的高低电平转换时，总是有一个管子导通，一个管子截止，静态功耗很低，在微瓦以下，工作时温度低，可靠性高，利于

集成。CMOS反相器的工作速度比PMOS,NMOS高(PMOS反相器只利用P沟道的管子构成，NMOS反相器只利用N沟道的管子构成)。选择动态电阻RDS小的管子，为负载提供了一个低阻抗的快速充放电回路，可以提高工作速度。下一页返回上一页3.4由分立元件构成

的基本逻辑门原理电路3.4.4与非门用分立元件实现与非门的电路有多种情况实际应用电路比原理电路复杂要有加速导通与截止的加速电路，有钳位电路和保打‘电路，但只要能识别出主要的原理电路部分，就能判断出电路的逻辑功能。1.由二极管和三极管实现的与非门将前面学习的二极管与门电路的输出与三极管反

相器的输入相接，构成的与非门原理电路如图3-12(a)所示，逻辑符号如图3-12(b)所示。逻辑式为YABC下一页返回上一页3.4由分立元件构成的基本逻辑门原理电路2.由场效应管构成的与非门①由N沟道场效应

管构成的与非门原理电路也称NMOS与非门电路，如图3-13(a)所示。在图3-13中，T1,T2为工作管，参数相同，开启电压为2V,T3为负载管(也就是起到一个负载电阻的作用，有时可以用一个大电阻替代T3管)，开启电压为4V,工作管的跨导远

大于负载管的跨导;导通时，工作管的导通电阻远远小于负载管的导通电阻;三个管子的衬底均接地。下一页返回上一页3.4由分立元件构成的基本逻辑门原理电路若输入端全为高电平8V,工作管因为栅源电压为8V，大于它们的开启电压而导通，导通电阻

较小;负载管T3的栅极始终接电源高电平，始终处于导通状态，且呈大电阻状态。根据串联分压关系，只要管子参数选择合适，总能保证在都导通的情况下，T1,T2两管串联分得的电压处于低电平范围，输出低电平(1V左

右)。当A,B端有底电平0V时，相应的工作管因栅源电压小于开启电压而截止，T1,T2串联部分出现断路;而负载管T3始终处于导通状态，设T3的开启电压为4V，这样输出电压u0=UDD-UTN=12-4=8V;输出高电平。下一页返回上一页3.4由分立元件构成的基本逻辑门原理电路综上所述，输入

全1,输出为0;输入有0，输出为1。这是与非逻辑关系。逻辑式为。NMOS管构成的与非门电路的缺点是输出低电平随着输入端子数增加而上升，故驱动管数不宜超过3个。②由N沟道和P沟道场效应管构成的与非门原理电路也称CMOS与非门电路，如图3

-13(b)所示。YAB下一页返回上一页3.4由分立元件构成的基本逻辑门原理电路图中有4个管子，两个N沟道的管子串联，只要有一个管截止，即呈现高阻状态;两个P沟道的管子并联，只要有一个管导通，就呈现低阻状态。当A,B为高电平时，T1

,T2导通，T3,T4截止，输出为低电平UOL当A,B为不全为高电平时，设A为低电平，则T1管截止，T3管导通，输出为高电平。下一页返回上一页3.4由分立元件构成的基本逻辑门原理电路综上所述，输入有0,输出为1;输入全1,输出为0。这是与非关系

，逻辑式为。CMOS与非门电路的主要不足之处在于A,B取值不同时，电路的输出电阻、输出低电平值也随之不同，解决办法是在上述门电路的输入、输出端各串入一个反相器作为缓冲极。YAB下一页返回上一页3.4由分立元件构成的基本逻辑门原理电路3.4.5或非门用分立元件实现或非门的电路也有多种情

况。1.由二极管和三极管实现的或非门将前面学习的二极管或门电路的输出与三极管反相器的输入相接，构成的或非门原理电路如图3-14(a)所示，逻辑符号如图3-14(b)所示。逻辑式为。YABC下一页返回上一页

3.4由分立元件构成的基本逻辑门原理电路2.由N沟道场效应管构成的或非门由N沟道场效应管构成的或非门，其原理电路也称NMOS或非门电路，如图3-15(a)所示。T1,T2为两只驱动管，并联连接后与一只负载管T3串联。当A=B=0时，T1,

T2截止，输出高电平。当A,B不全为0时，至少有一只驱动管导通，输出低电平。因此，实现的逻辑功能是或非逻辑，逻辑式为。YAB下一页返回上一页3.4由分立元件构成的基本逻辑门原理电路3.由N沟道和P沟道

场效应管构成的或非门由N沟道和P沟道场效应管构成的或非门，其原理电路也称CMOS或非门电路，如图3-15(b)所示。该电路由2个N沟道管并联，2个P沟道管串联。当输入A,B中有高电平的时候，驱动管T

1,T2就有导通的输出必为低电平;当输入A,B全是低电平时，T1,T2均截止，T3,T4均导通，输出高电平，即。YAB下一页返回上一页3.4由分立元件构成的基本逻辑门原理电路3.4.6与或非门由二极管

和三极管构成的与或非门，仿照前面的接法，将二极管与门的输出接二极管或门的输入，再将二极管或门的输出接三极管非门的输入，构成与或非门。同学们可以自行画出原理电路图。现在集成门一般不采用二极管门电路，用三极管取代二极管。本书在3.5

节将详细介绍由三极管构成的TTL电路。下一页返回上一页3.4由分立元件构成的基本逻辑门原理电路由MOS管或三极管可以构成各种门电路，如异或门、同或门、传输门、三态门、模拟开关等，这些门电路在原理上都是一样的，在这里就不

一一介绍了，需要时可以参考其他书籍。事实上，各种集成电路内部都是由各个小的单元构成的，而这些小的单元主要是由这些基本的逻辑门构成。根据集成电路内部元件是场效应管还是三极管的不同，我们把集成电路分为MOS集成电路和

TTL集成电路两大系列。学习分立元件构成的简单逻辑门电路的目的是了解集成电路内部各个单元内部电路的工作原理，训练识别、判断和分析电路的基本技能，提高思维能力。返回上一页3.5TTL集成门电路前面介绍了由二极管和三极管构成

的与非门和或非门，但是DTL电路的缺点是工作速度慢，已经不适合很多电路对速度的要求，于是发展起来了一种速度比较快的TTL门电路，下面介绍由三极管和三极管构成的TTL集成门电路。TTL(Transistor-TransistorLogic)集成电路是一种单片集成电路，即在同一块半导体基片上制作出逻

辑电路的所有元件和连线。TTL电路按功能分为与门、或门、非门、与非门、或非门、与或非门、异或门、可扩展门、扩展器、缓冲级等)。下一页返回3.5TTL集成门电路在TTL系统中，应尽量选用与非门、或非门、与或非门，尽可能少选用与门和或门，因为与门和或门在其内部电路

中增加了一级反相单元电路，功耗和延时都将增加。在TTL集成门电路中应用最广的是与非门，其他TTL门电路内部电路结构是由与非门电路稍加改动或重新组合得到的。TTL门电路是构成中、大规模集成电路的基本电路，也是由中、大规模集成电路组成的数字系统及微处理机系统中不可缺少的电路因

此，下面重点以TTL与非门为例学习TTL系列。下一页返回上一页3.5TTL集成门电路3.5.1TTL与非门TTL与非门的典型电路如图3-16所示。1.电路组成电路的输入级是一个多发射极三极管，输入端有3个，是多发射

极三极管的3个发射极，三极管内部有3个发射结;输出极是由2个互补管VT3,VT4构成的推挽电路，推挽输出极能在输出高电平和低电平时都允许较大的电流。下一页返回上一页3.5TTL集成门电路多发射极三极管由空间上彼此分离的多个PN结构成，当一个发射极接低电平而导通时，三极管的基极就是

低电平，即输入有0，输出为0，所以此多发射极三极管发射极输入、基极输出，相当于一个与门，VT2相当于反相器。2.功能分析设三极管的饱和电压UCES=0.3V，三极管的发射结导通电压为0.7V。信号高

电平为5V，低电平为0V。在图3-16中，当输入有低电平0V时，VT1管饱和导通，VT2管基极电位为0.3V，这个电位不能打通VT2,VT4的两个发射结，故VT2,VT4截止，VT3饱和导通，输出高电

平。下一页返回上一页3.5TTL集成门电路若输入全是高电平5V时，VT1的发射结不导通，集电结导通，VT2,VT4饱和导通，VT3的基极电位(即VT2的集电极点位)是0.7+0.3=1V,VT3截止，输出低电平。综上所述，输入有0，输

出为1，输入有1，输出为0，是与非逻辑关系，此电路为与非门电路。多发射极三极管的输入端悬空，相当于输入接逻辑高电平。与TTL与非门相对应的有CMOS门电路的输入端不能悬空CMOS与非门，这里不再介绍其电路

，但要注意因为场效应管是压控元件，为免感应电压击穿场管，通常将悬空的输入端接电源。下一页返回上一页3.5TTL集成门电路3.电路的负载特性从以上分析可知，两个推挽管总是一个导通，另一个截止。当输出低电平时，负载电流从输出端流入到饱和导通的VT4管的集电极到发射极人地;当输出高电平时，VT4

截止，电流从电源经R4,VT3、二极管流向输出端。若负载较重(输出电流大)，则R4的压降增加，使输出高电平会下降。为使输出保持高电平的值，输出电流不允许太大。如果R3用一个共发射极三极管电路代替，即此三极管的基极和集电极各通过一个电阻接到VT2管的发射极，发射极接地，构成有源泄放电路

，则可提高抗十扰能力和门电路的开关速度，详细分析请参见其他相关文献。下一页返回上一页3.5TTL集成门电路4.TTL门电路速度快的原因多发射极三极管的基极中总有电流流过:当输入有低电平时，基极电流

流向发射极的低电平端;当输入全是高电平时，基极电流通过集电结流向VT2的基极。多发射极三极管的基区载流子在状态转换时无须排空，省去了排空所需要的时间，状态转换速度快。下一页返回上一页3.5TTL集成门电路5.OC

门电路将图3-16中的R4,VT3,VD去掉，即VT4的集电极开路，构成的门叫OC门，与非功能不变，即集电极开路TTL与非门。应用该电路时必须在输出端外部接一个集电极负载电阻，电阻另一端接电源。当几个OC门的输出端相接时，实现“线与”关系，即

总输出是这几个门的输出相与。下一页返回上一页3.5TTL集成门电路如图3-17(a)所示是TTL与非门74LS00集成电路示意图，图3-17(b)所示是它的外引线排列图。它包括4个双输入与非门，因此也称四2输入与非门。此类

电路多数采用双列直插式封装，外面的小豁日，用来标识管脚的排列顺序。例如，2管脚的识别:将集成块水平放置，管脚朝下，从豁口开始逆时针方向数，依次为1脚、2脚……，第7脚接地，14脚接电源。7420系列的集成电路示意图如图3-17(c)所示。下一页返回上一页3.5TTL集成门电路7.

TTL与非门的电压传偷特性TTL与非门的电压传输特性曲线如图3-18所示。由电压传输特性曲线可知，阀值电压为1.4V。阀值电压也称门槛电压，它是额定高电平的50%所对应的输入电压。关门电平约为0.8V，它

是输出高电平为额定值90%所对应的输入电压。开门电压约为1.8V，它是输出为额定低电平时所允许的最小输入高电平值。非门可以用与非门实现:把与非门的各个输入端接在一起，外接输入信号;或与非门一个输入端接输入信号，其余

端接高电平。这个可以用逻辑式证明。下一页返回上一页3.5TTL集成门电路3.5.2TTL集成门电路的产品及参数1.常用的TTL系列产品常用的TTL系列产品从速度和功耗方面的分类如表3-4所示。74系列TTL，如7400,74LS00

,74F00,74A00,74ALS00,74L00都是4个二输入端与非门集成块，即后面两位数相同，其逻辑功能完全相同，集成块引脚也相同(见图3-17)。下一页返回上一页3.5TTL集成门电路各种品种TTL中，74LSxx是主流，它是高速、低功耗电路，它的每门平均延迟时间小于5ns，功

耗仅为2mW，当电路工作频率在1MHz以下时，功耗比CMOS电路还低。常用的TTL与非门集成电路有7400和7420等芯片。7420是有两个四输入与非门的集成电路，示意图如3-17(c)所示。下一页返回上一页3.5TTL集成门电路2.其他功能的TTL门电路集成TTL门电路除与非门外，

还有与门、或门、非门、或非门、与或非门、异或门、同或门等不同功能的产品。下面介绍它们的外部引脚图。六反相器芯片TTL7404的引脚图如图3-19所示。或非门集成芯片7402四2输入或非门的引脚图如图3-20所示。与或非门集成芯片7451双2x2与或非

门的引脚图如图3-21所示。异或门集成芯片7486引脚图如图3-22所示。下一页返回上一页3.5TTL集成门电路3.TTL集成门电路的主要参数以TTL与非门的参数为例说明TTL集成门电路的主要参数，如表3-5所示。具体说

明如下。①输出高电平电压和输出低电平电压:输出高电平时，要求输出电压足够高;输出低电平时，要求输出电压足够低。例如，TTL与非门，电源用5V时，规定高电平电压大于2.7V，低电平电压小于0.5V时便认为合格。通常约定UOH≈3

.4V，UOL≈0.3V。下一页返回上一页3.5TTL集成门电路②输出高电平电流和输出低电平电流:IOH是输出高电平时流出电流的极限值，超过这个极限，输出就不是高电平了。IOL是输出低电平时流入电流的

极限值，超过这个极限，输出就不是低电平了TTL与非门的IOH≤0.4mA,IOL≤8mA。③输入高电平电压和输入低电平电压:UIH是指输入高电平电压的最低值，UIL是指输入低电平电压的最高值例如，TTL与非门，UIL≤0.8V，UIH≥2V有时把这两个值的平均值称为输入的阀值电压，用UIT

表示，即UIT=1.4V，约定输入电压小于1.4V为输入低电平，大于1.4V为高电平。下一页返回上一页3.5TTL集成门电路④传输延迟时间:输出信号相对于输入信号的滞后时间。tPLH表示从输入信号下降沿的50%到输出波形上升沿的50%的时

间间隔，称为输出从低电平到高电平的传输延迟时间;tPLH表示从输入信号上升沿的50%到输出波形下降沿的50%的时间间隔，称为输出从高电平到低电平的传输延迟时间;tPLH和，tPHL的平均值称为平均延迟时间，用tpd表

示。延迟时间越小，开关速度越快。TTL系列门电路延迟时间在几纳秒到几十纳秒之间。下一页返回上一页3.5TTL集成门电路3.5.3关于集成1.关于集成集成就是将电路个元件及连线通过半导体工艺制作在同一半导体基片上，组成一个不可分割的整体。集成度定义为在1mil2芯片上用集成

工艺制备的元器件的数目。1mil2=645.16。2m下一页返回上一页3.5TTL集成门电路2.MOS集成电路和TTL集成电路的特点MOS电路是以CMOS为核心构成的，CMOS门结构简单，集成度高，利于集成，可以集成大规

模、超大规模电路。由于CMOS电路抗十扰能力强，对电源适应性广，兼容性强，功耗很小，所以散热不是MOS集成电路的主要问题。下一页返回上一页3.5TTL集成门电路PMOS电路工作速度低，使用负电源，不便与TTL电路连接，目前已逐渐被淘汰。NMOS电路工作速度

快，集成度高，比较适合制造大规模集成器件，如存储器和I微处理器等。TTL电路是由三极管构成的电路。由于TTL电路功耗比较大，因此散热是TTL集成电路的重要问题。它不宜集成超大规模电路，集成度远比MOS集成电路小。

TTL电路的优点是工作速度比较快，扇出大。下一页返回上一页3.5TTL集成门电路3.集成电路中的电阻在集成电路的芯片中，一般是不集成电阻的，因为半导体集成公告艺不易制造大阻值电阻，在一般情况下，电阻的阻值基本上与所用的芯片面积成正比，不利于集成。

从前面的三极管电路中看到，构成电路必须有大电阻，通常TTL集成电路中的电阻用二极管或三极管代替:二极管反偏呈现大电阻;或三极管当二极管使用，即把三极管的基极与集电极接在一起，用发射结(其实从原理上也可以用集电结，就是把基极与发射极相接，但通常用发射结)。三极管相对二极管更利于集成

，因此我们在集成电路中看到的基本都是三极管。MOS集成电路中的电阻用MOS管代替，就像前面NMOS与非门和或非门那样把栅极与漏极相接，用MOS管漏源电阻代替负载电阻。下一页返回上一页3.5TTL集成门电路4.CMOS集成门电路的使用注意事项根据场效应管的

压控特性和内部结构特点，要特别注意静电击穿。为了电路的安全和电路运行时逻辑关系的正确，需要注意以下几点。①在防静电材料中存储和运输，注意静电屏蔽。②要矫正引线或进行手工焊接时，所采用的设备应接地，且在电烙铁接地并断电的情况下焊接。③

电源接通期间不能把器件从测试座上插入或拔出。下一页返回上一页3.5TTL集成门电路④调试电路时，先接通电路板电源，后接通信号源;断电时，先断开信号源，后断开线路板电源。⑤多余端不允许悬空，要根据逻辑功能的要求通过电阻接高电平(电源)或直接接低电平(地)。⑥输入信号的电

压必须控制在电路的逻辑高、低电平的电压之间。⑦注意输入电流、输出电压与外界的匹配，防止电源接反。按照技术手册上给出的各个参数及其工作条件进行使用，否则将导致性能下降或器件损坏。⑧不同系列门电路在同一系统中使用时，如果使用的电源电压、输

入/输出电平的高低不同，需要加电平转换电路。下一页返回上一页3.5TTL集成门电路5.关于TTL门电路与CMOS门电路性能比较及接口电路在数字系统中，有时需要不同的门电路混合使用TTL门电路的参数与CMOS门电路不同，表现在输入、输出

的高低电平不同，电流不同，带负载能力不同，如表3-6所示。当不同系列或类型的门进行连接时，要使它们正常工作，需要使用接口电路。接口电路是驱动门与负载之间的转接电路。驱动门与负载门之间的具体要求要满足如下条件。下一页返回上一页3.5TTL集成门电路驱动门负载门①输出低电平的最大值小于输入

的低电平最大值②输出高电平的最小值大于输入的高电平最小值③输出低电平电流的最小值大于n倍的输入低电平电流的最大值④输出高电平电流的最小值大于n倍的输入高电平电流的最大值下一页返回上一页3.5TTL集成门电路同类集成门电路互相

驱动时，它们输入、输出电平是一致的，因此它们之间的接口不考虑电压的适配问题。对于TTL驱动TTL，仅考虑电流的适配问题，由门的扇出系数可以决定;对于CMOS驱动CMOS，由于CMOS电路输入阻抗高，驱动电流几乎为0，一般在低频时不考虑电

流的适配问题，可以直接连接。不同类型的集成门电路互相驱动时要考虑电压、电流的适配问题。TTL驱动CMOS门电路时只需考虑电压适配即可。当TTL与CMOS电路使用相同的电源(5V)时，如图3-23(a)所示，上拉电阻R值对于不同的TTL系列有所不同，对于T4000系列，一般R

值取2~7。k下一页返回上一页3.5TTL集成门电路当TTL与CMOS电路使用不相同的电源时，一般CMOS门的电源在5~18V,TTL门的电源在5~16V，如图3-23(b)所示。CMOS驱动TTL门电路时，电压适配一般没有问题，只需考虑电流的问题。当CM

OS输出为高电平时，驱动能力有余，但当输出为低电平时，勉强驱动一个普通TTL门时，需要用CMOS缓冲级或驱动器的专用接口器件接口，如图3-24所示。返回上一页表3-1数字集成逻辑电路按集成度分类返回图3-1二极管的开关特性(a)二极管符号;(b)伏安特性曲线

;(c)考虑到正向偏压时的等效电路;(d)理想二极管的等效电路返回图3-2三极管的开关特性(a)NPN型三极管符号;(b)反向电流看成0时的三极管的开关状态;(c)三极管饱和时的等效电路;(d)理想三极管饱和状态下的等效电路返回图3-3开关转换时间(a)共发则极电路;(b

)理想矩形脉冲电压;(c)抗饱和三极管的电路结构和符号返回图3-4绝缘栅场效应管符号及转移特性曲线返回图3-5NMOS管共源极电路及输入输出波形返回图3-6NMOS管的开关等效电路(a)NMOS导通时等效电路;(b)

NMOS截止时等效电路返回表3-2(a)正逻辑真值表返回表3-2(b)负逻辑真值表返回表3-3正负逻辑下对应的门电路返回图3-7正负逻辑符号的等效变换(a)正逻辑符号;(b)负逻辑符号返回图3-8与门电路返回图3-9或门电路返回图3-10非门电路返回图3-11CMOS非门电路返回图3-12二极

管、一极管构成的与非门电路(a)电路;(b)符号返回图3-13由场效应管构成的与非门电路(a)NMOS管构成的与非门电路;(b)CMOS与非门电路返回图3-14由二极管、一极管构成的或非门电路(a)电路;(b)符号返回图3-15由N沟道和P沟道

场效应管构成的或非门(a)NMOS管构成的或非门电路;(b)CMOS管构成的或非门电路返回图3-16TTL与非门典型电路返回图3-17系列与非门(a)TTL74LSOO;(b)74LSOO外引线排列图;(c)TTL7420返回图3-18电压传输特性曲线可以用逻辑式

证明返回表3-4TTL集成门电路主要产品系列返回图3-197404六反相器引脚图返回图3-207402四2输入或非门引脚图返回图3-217451双2x2与或非门引脚图返回图3-227486四异或门引脚图返回表3-5TTL

与非门74LS00系列的主要参数返回表3-6TTL,CMOS非开路门参数典型值(电源电压5V)返回图3-23不同类型集成门电路驱动时的电压、电流适配返回图3-24专用接口器件接口返回第4章组合逻辑电路4.1组合逻辑电路的分析方法和设计方法4.2编码器4.3译码器4.4数据选择

器和数据分配器4.5数值比较器4.6加法器4.7组合逻辑电路中的竞争与冒险现象4.8用Multism7分析组合逻辑电路4.1组合逻辑电路的分析方法和设计方法4.1.1组合逻辑电路的分析方法组合逻辑电路分析的主要任务是根据

其逻辑电路图确定逻辑功能，分析电路是已知的。一般可按照下列步骤进行分析。①写表达式。根据已知电路，由输入到输出逐级写出各级门电路的表达式，最后求出电路输出对输入的函数关系式。下一页返回4.1组合逻辑电路的分析方法和设计方法②化简表达式。在需要时，将函数表达式化简成

最简与或表达式。③列真值表。在需要时，对输入变量按自然二进制顺序取值，代入逻辑函数表达式中进行计算，输出和输入一一对应列出真值表。④确定功能。根据真值表和逻辑表达式对逻辑电路进行分析，主要是分析输出对输入的逻辑关系

，最后总结电路的逻辑功能，并可附加简单的说明。下面举例说明组合逻辑电路的分析方法。下一页返回上一页4.1组合逻辑电路的分析方法和设计方法例4-1试分析如图4-1所示逻辑电路的逻辑功能。解:①根据给出的逻辑图，

由输入向输出，逐级推导出输出端的逻辑函数表达式并化简。②根据表达式，列出真值表，如表4-1所示。③由真值表可以看出，在3个输入变量中，只要有2个或2个以上的输入变量为1，则输出函数F为1,否则为0，它表示了一种“少数服从多数”的逻辑关系

。因此可以将该电路概括为:三变量多数表决电路。123FFFFABBCACABBCAC下一页返回上一页4.1组合逻辑电路的分析方法和设计方法4.1.2组合逻辑电路的设计方法组合逻辑电路设计的任务是根据给定的逻辑功能要求，设计出能实现其逻辑功能的逻辑电路

图。当用逻辑门设计组合逻辑电路时，要求使用的芯片最少，连接线最少。实际上，组合逻辑电路的设计过程与分析过程是两个相反的工作。一般设计步骤如下。下一页返回上一页4.1组合逻辑电路的分析方法和设计方法①分析设计任

务，确定输入变量、输出变量，找到输出与输入之间的因果关系，并进行逻辑赋值，从而列出满足逻辑要求的真值表。这是设计中最关键的一步，应予以足够重视。②由真值表写出逻辑表达式。③化简、变换逻辑表达式。为了用最少的门电路实现要求的逻辑功能，常将逻辑函数化

简成最简与或表达式，在需要时，还要将表达式变换成设计所要求的门电路形式。④根据逻辑表达式画出逻辑电路图。下一页返回上一页4.1组合逻辑电路的分析方法和设计方法例4-2用与非门设计一个数值判断电路。输入为三位二进制数，当输入数

据大于或等于5时，输出为1,否则输出为0。解:①根据题意列出真值表。首选确定输入、输出变量的个数。根据题意要求，用输入变量A,B,C表示三位二进制数，A为最高位;输出变量F表示比较结果。其真值表如表4-2所示下一页返回上一页4.1组合逻辑电路的分析方法和设计方法②根据真值

表写出其最小项表达式。按设计要求对逻辑函数表达式进行化简，并变换成与非表达式形式。③根据简化的与非表达式画出如图4-2所示的。FABCABCABCABCABABACABAC返回上一页4.2编码器4.2.1二进制编

码器用n位二进制代码对N=2n个输入信号进行编码的逻辑电路，叫做二进制编码器。例如n=3，可以对8个一般信号进行编码。这种编码器有一个特点:任何时刻只允许输入一个有效信号，不允许同时出现两个或两个以上

的有效信号，否则输出的代码会发生混乱，因而其输入是一组有约束(互相排斥)的变量。现以三位二进制编码器为例，分析编码器的工作原理。下一页返回4.2编码器如图4-3所示是三位二进制编码器的框图，它的8个高电平输入信号是I0,I1,...,I7输出是三位二进制

代码F2,F1,F0。为此，又把它叫做8线-3线编码器。输出与输入的对应关系如表4-3所示。由于某一时刻编码器只能对一个输入信号进行编码，在输入端不允许出现两个或两个以上信号同时为1的情况，即输入信号是互相排斥的。用三位二进制代码表示8个输入信号的方案很多，如果选用I0=

000,I1=001,I2=010,I3=011,I4=100,I5=101,I6=110,L7=111，则可列出如表4-3所示的编码表。下一页返回上一页4.2编码器由表3-3可得出编码器的输出函数表达式为因为任何时刻I0,I1,...,I7当中仅有一个取值为1，所以利用这个约束条件可将上式化

简得根据输出函数表达式，画逻辑图如图4-4所示。2012345670123456701234567012345671012345670123456701234567012345670012345670123456701234567012FIIIIII

IIIIIIIIIIIIIIIIIIIIIIIIIIFIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIFIIIIIIIIIIIIIIIIIIIIIIIIIII34567IIIII245

671236701357FIIIIFIIIIFIIII下一页返回上一页4.2编码器4.2.2二—十进制(BCD)编码器将0~9十个十进制数转换成二进制代码的逻辑电路叫做二一十进制编码器。它的

输入是代表。0~9这10个数符的状态信号，有效信号为1(即某信号为1时，则表示要对它进行编码)，输出是相应的二进制代码即BCD码。它和二进制编码器特点一样，任何时刻只允许输入一个有效信号。现以最常用的8421BCD编码器为例，说明其原理。下一页返回上一页4.2编码

器因输入变量相互排斥，可直接列出简化编码表如表4-4所示。将表中各位输出码为1的相应输入变量相加，便可得出编码器的各输出表达式8421BCD编码器逻辑图如图4-5所示。其中Y0是隐含的。898945674567236723671357913579DYYYYCYYYYYYYYBYYYYYY

YYAYYYYYYYYYY下一页返回上一页4.2编码器4.2.3优先编码器优先编码器常用于计算机的优先中断系统和键盘编码系统中。与普通编码器不同，优先编码器允许多个输入信号同时有效，但它只对其中优先级

别最高的有效输入信号进行编码，对级别较低的输入信号不予理睬。控制对象的优先级别由设计者根据实际情况自行规定。常用的优先编码器有8线-3线(如74LS148),10线-4线(如74LS147)。下面以74LS148为例来介绍优先编码器的逻辑功能。74LS148二进制优先编码器的逻

辑符号如图4-6所示，功能如表4-5所示。下一页返回上一页4.2编码器根据图4-6，结合功能表可以看出各引出端功能如下。为状态信号输入端，低电平有效，的优先级别最高，的级别最低。为代码输出端，为最高位，注意输出是以反码形

式而不是以原码形式进行编码的。为使能(允许)输入端，低电平有效;当时，表示电路禁止编码，即无论中有无有效信号，输出均为1，并且。当时，表示电路允许编码，如果中有低电平(有效信号)输入，则输出是申请编码中级别最高的编码输出(注意是反码)，

且;如果中无有效信号输入，则输出均为高电平，并且。70~II7I0IACB、、CEI1EI70~IIACB、、1CSEO0EI70~IICBA、、0,1CSEO70~IICBA、、1,0CSEO下一页返回上一页4.2编码器EO为使能输出端,为优先

标志输出端，这两个输出端主要用于级联和打展。只有当数据输入端出现“0”时，EO为“1”,为“0”，表明编码器对输入数据在进行优先编码。可以从另一个角度理解EO和的作用。当时,表示该电路允许编码，但无码可

编;当时，表示该电路允许编码，并且正在编码;当时，表示该电路禁止编码，即无法编码。CSCSCS0,1EOCS1,0EOCS1EOCS下一页返回上一页4.2编码器实训1编码器一、实训目的①掌握编码器的原理、功能和特点。②熟悉集成编码器的逻辑功能和使用方法。二

、实训器件74LS148两片，电平显示器伴发光二极管),“0”、“1”信号开关，100电阻2个。下一页返回上一页4.2编码器三、实训内容①根据实训接线图(见图4-7)接好电路，依次在各输入端输入有效电平，观察并记录输入与输出的

对应关系，并与74LS148的功能表相比较。②用两片74LS148级联，配合适当的门电路，构成16线输入4线输出的优先编码器，画出接线图。返回上一页4.3译码器译码是编码的逆过程，即将输入的每一组二

进制代码按编码时的原意“翻译”成为一个特定的输出信号。实现译码功能的逻辑电路称为译码器。译码器分为变量译码器和显示译码器。变量译码器有二进制译码器和非二进制译码器，多用于计算机中的变量译码、地址译码及代码变换等。显示译码器按显示材料分为荧光、发光二极管译码器、液晶显示译码器;按

显示内容分为文字、数字、符号译码器，多用于数字系统中显示数字、文字和符号等。下一页返回4.3译码器4.3.1二进制译码器我们知道n位二进制代码共有2n种组合状态，假设译码器有n个输入信号和N个输出信号，如果N=2n，就称为二进制译码器，又称全译码器。例如，二进制译

码器输入为3位二进制代码，则有23=8个输出端，所以，该译码器又称为3线-8线译码器，其余类推。如果N<2，就称为非二进制译码器，又称部分译码器，如二一十进制译码器(也称作4线-10线译码器)等。下一页返回上一页4.3译码器1.二进制译码器的原理下面以2线-4线译码器为例来说明译

码器的工作原理和电路结构。如表4-6所示为其功能表，A,B是变量输入端，A为高位，Y0-Y3是译码器的输出端对应于A,B的某种状态组合，其中只有一个输出信号为0，其余各输出均为1。例如，AB=00时，输出Y0为0,Y1~Y3

均为1由此可见，译码器是通过输出端的逻辑电平来识别不同的输入代码的。EI为输入使能端。由功能表可知，当EI=1时，无论A,B为何种状态，输出均为1，译码器处于非工作状态。只有当EI=0时，输出端才得到有效信号。下一页返回上一页4.3译码器由表4-6

可写出各输出端的函数表达式如下:由Y0~Y3的表达式，画出2线-4线译码器的逻辑电路如图4-8所示。0YEIAB1YEIAB2YEIAB3YEIAB下一页返回上一页4.3译码器2.二进制集成译码器

常用的二进制集成译码器为74LS138，它是一个3线-8线二进制译码器，如图4-9所示为74LS138的逻辑符号图、管脚图，A2,A1,A0是3个二进制代码输入端，为8个译码输出端，低电平有效，另外还有3个使能控制端，作为扩展或级联时使用。其逻辑功能表如表4-7所示。07~YY2

A21BEEE、、下一页返回上一页4.3译码器由功能表可写出函数表达式，即读者可以根据函数表达式自行画出74LS138的逻辑图。2221001222021221041222061211ABABABABYEEEAAAYEE

EAAAYEEEAAAYEEEAAA2221110222311022151202271210ABABABABYEEEAAAYEEEAAAYEEEAAAYEEEAAA下一页返回上一页4.3译码器4.3.2二—十进制译码器把BCD码翻译成10个十进制数字信号的电路，称为二一十进制译

码器。二一十进制译码器的输入是十进制数的4位二进制BCD码，分别用A3,A2,A1,A0表示;输出的是与10个十进制数字相应的10个信号，用表示。由于二一十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器它的原理与4线-16线译码器类同，只

不过它取0000-1111共16种取值组合中的10种组合对应10个输出，有6种组合为无效输入状态，称为伪码。09~YY下一页返回上一页4.3译码器伪码输入时，10个输出端均处于无效状态。进行函数表达式化简时伪码可作为随意项(无关项)处

理，使输出函数及相应的逻辑电路得到简化，但输入信号必须遵守约束条件，即不能输入这6种伪码，否则就会出现错误的输出。74LS42是常用的二—十进制译码器，它的功能是将8421BCD码译成10个对象，其逻辑符号和管脚图如图4-10所示，表

4-8是它的逻辑功能表。下一页返回上一页4.3译码器表中左边是输入的8421BCD码，右边是译码输出，输出端为低电平有效。其中1010-1111共6种状态没有使用，是无效状态，在正常工作状态下不会出现，当输入端出现6个伪码时，输出全为高电平，此处对BCD码采用了完全译码方案，即输出函数没有利用

随意项化简。这样做的好处是，输入端代码出现无效状态时，译码器不予响应，各个输入信号之间没有约束。74LS42没有使能控制端，可用A3作控制端，此时A2~A0作输入端，作输出端，不用，当做3线-8线译码器使用。由功能表同样可以写出74LS42表达式，画出逻辑电路图，此处略去

。07~YY89YY、下一页返回上一页4.3译码器4.3.3显示译码器在各种数字系统中经常需要将数字、文字和符号直观地显示出来，供人们直接读取结果，或用以监视数字系统的工作情况。因此，显示电路是许多数字设备中必不可少的部分。实际工作中，显示电路通常由译

码器、驱动器和显示器等部分组成。由于各种工作方式的显示器件一般都需要译码器，我们把用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。下一页返回上一

页4.3译码器1.数码显示器显示器件的种类很多，在数字电路中最常见的显示器是半导体显示器(又称为发光二极管显示器LED)和液晶显示器(LCD)。LED主要用于显示数字和字母，LCD可以显示数字、字母、文字和图形等

。半导体显示器俗称数码管，应用最普遍。半导体显示器的特点是:清晰悦目、工作电压低(1.5~3V)，以BS202为例，每段最大驱动电流约为10mA;体积小、寿命长(大于100KH)、响应速度快(1~100ns)、颜色丰富(有红、绿、黄等色)、工作可靠。下一页返

回上一页4.3译码器如图4-12(a)所示为带小数点的7段数码管，是数字电路中使用最多的显示器，它的工作原理是将要显示的十进制数码分成7段，每段为一个条形发光二极管，利用不同的发光段组合来显示不同的数字，显示数字的字型如图4

-11所示。半导体显示器有共阳极和共阴极两种接法。如图4-12(b)所示为发光二极管的共阴极接法。是各发光二极管的阴极相接，对应极接高电平时亮;如图4-12(c)为共阳极接法，是各发光二极管阳极相接，对应极接低电平时亮。使用时每个二极管要串联一个约100的限流电阻，使显

示器工作在正常电流范围内，不会因为电流过大而缩短使用寿命。下一页返回上一页4.3译码器2.显示译码器驱动上述的7段LED显示器必须采用4线输入-7线输出的显示译码器现以驱动共阴极的7段发光二极管的

二—十进制译码器74LS48芯片为例，具体说明显示译码器的工作原理。74LS48的逻辑符号和外引线图如图4-13所示，功能如表4-9所示。由表4-9可知:输入A3,A2,A1,A0是8421BCD

码，输出Ya~Yg是驱动7段数码管相应显示段的信号，由于驱动共阴极数码管，故应为高电平有效，即高电平时显示段亮。74LS48增加了3个辅助控制端来增强其功能，这些辅助端的功能如下。下一页返回上一页4.3译码器①灯测试输入端：当时，若7段发光二极管均完好，则显示字形是“8”，所以该输入端常用于检

查数码管能否正常发光。当时，译码器方可进行译码显示。②灭零输入端:用来动态灭零，当，且时，如果输入A3A2A1A0=0000，则输出为0，但这个“0”并不显示;如果，这个“0”就会显示出来。所以常用做多位数字显示时的高位灭零。LT0L

T1LTRBI1LT0RBI1RBIRBI下一页返回上一页4.3译码器③灭灯输入/动态灭零输出端:作为输入端时，如果，无论输入电平如何，所有7段全为0，数码管不显示数字，故字形灭灯;作为输出端时，根据其电路可得到:此式表明，只有当A3A2A1A0=0000，且时，才得，此低电平

表示将译码器本应显示的0熄灭了。故该端是表示译码器动态灭零的状态输出信号。/BIRBO/0BIRBO3210RBOAAAALTRBI1,0LTRBI0RBO下一页返回上一页4.3译码器4.3.4译码器的应用1.用二进制译码器实现逻辑函数由于任一个逻辑函数都可以变换为最小项

表达式，而当二进制译码器使能端有效时，其输出函数表达式是输入变量的全部最小项的输出，因此，用二进制译码器和门电路可以很方便地实现单输出和多输出逻辑函数(又称逻辑函数产生电路)，具体方法如下。下一页返回上一页4.3译码器①

写出函数的标准与或表达式，并变换为与非-与非形式。②画出用二进制译码器和与非门实现这些函数的接线图。若选用具有使能端的二进制译码器来实现逻辑函数，则应在使能端接入使译码器正常工作的控制信号。下一页返回上一页4.3译码器可见，用3线

-8线译码器再加上一个与非门就可实现函数F,其逻辑图如图4-14所示。1220210121022103210421052106210721021074138741381,0,,,,,,,ABLSFABCBCLSE

EEYAAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAAAAFABCBCABCABCABC例4-3用实现函数解：当选用时，如果且可以得到各输出端的表达式为若将输入变量A、B、C分别代替、、，则可得函数：210210210562A

BCABCABCAAAAAAAAAYYY下一页返回上一页4.3译码器2.译码器的扩展例4-4用两片74LS138组成一个4线-16线译码器解:由于74LS138只有3个地址输入端，为实现4位二进制译码，可以利用一个使能控制端，作

为第4个地址输入端。这里利用译码器的使能端E1作为高位输入端，如图4-15所示。当A3=0时，由表4-7可知，低位片74LS138工作，高位片禁止工作，对输入A3,A2,A1,A0进行译码，还原出;当A

3=1时，高位片74LS138工作，而低位片禁止工作，还原出。07~YY815~YY下一页返回上一页4.3译码器3.用显示译码器实现数字显示如图4-16所示为用BCD七段译码器驱动7段数码管的显示电路。在译码器的输入端D~A输入4位二进制BCD码，在数码管上显示对应的十进制数。下

一页返回上一页4.3译码器实训2译码器一、实训目的①掌握变量译码器和显示译码器的原理、功能和特点。②熟悉常用集成译码器的逻辑功能和使用方法。二、实训器件74LS138一片，74LS48一片，共阴极数码管一个，“0”，“1”信号

开关，电平显示器件。下一页返回上一页4.3译码器三、实训内容①按实训接线图(见图4-17)连好线路，测试74LS138的逻辑功能，观察输出电平的显示情况。②实训接线图4-18是用74LS48驱动BS201LED显示器的连

线图，按图接好电路后，在K1~K4端分别输入0000~1001(十进制的0~9)，验证数码管的显示字符是否与输入相符。总结74LS48的逻辑功能。③在K1~K4端分别输入1000~1111，测试数码管显示数字④验证端的作用。/LTRBIB

IRBO、、返回上一页4.4数据选择器和数据分配器4.4.1数据选择器数据选择器是指按地址码的要求从多路输入信号(数据)中选择一路输出的逻辑电路，根据输入端的个数可分为四选一(如74LS153)、八选一(如74LS151)等。其功能相当于如图4-19所示的单

刀多掷开关，“多路转换开关”因此而得名。对于一个四选一的数据选择器，需有2位地址码，共有22=4种不同的组合，每一种组合可选择对应的一路输入数据输出。对于一个八选一的数据选择器，则需3位地址码，其余类推。下一页返回4.4数据选择器和数据分配器1

.四选一数据选择器如表4-10所示是四选一数据选择器的功能表。根据功能表可以看出，D0~D3为供选择的并行输入数据。A1、A0是作为选择控制信号的地址码，根据A1A0的4种取值组合00,01,10,11,控制选择器从4路输入数据中选择1路输出。

为选通端或使能端，低电平有效。当时，数据选择器不工作，输出为0;当时，选择器正常工作，允许数据通过。由表4-10可以写出四选一数据选择器的输出表达式:E1E0E100101102103()YAADAADAADAADE下一页返回上一页4.4数据选择器和数据分配器

由逻辑表达式可画出四选一数据选择器的逻辑图，如图4-20所示。2.集成数据选择器74LS15174LS151是一种典型的集成八选一数据选择器，如图4-21所示是74LS151的引脚排列图。它有3个地址端A2A1A0。可选择D0~D7八路数据，具有两个输出端W和

。其功能如表4-11所示。由功能表可得74LS151的输出表达式为W21002101210221032104210521062107(WAAADAAADAAADAAADAAADAAADAAADAAADE

下一页返回上一页4.4数据选择器和数据分配器3.数据选择器的扩展例4-5用两片74LS151连成一个十六选一的数据选择器。解:十六选一的数据选择器是有16个数据输入端，所以地址输入端应有4位A3A2A1A0，而74LS151的地址码只有3位

，因此最高位A3的输入可以由两片74LS151的使能端接非门来实现，低三位地址输入端由两片74LS151的地址输入端相连而成，连接图如图4-22所示。①当A3=0时，片2的禁止工作，片1的使能，低位片工作，根据地址控制

信号A3A2A1A0选择数据D0~D7输出。②当A3=1时，片1的禁止工作，片2的使能，高位片工作，根据地址控制信号A3A2A1A0选择数据D8~D15进行输出。1E0E1E0E下一页返回上一页4.4数据选择器和数据分配器4.数据选择器的应用利用数据选择器，当使能端“”有效时，

将地址输入、数据输入代替逻辑函数中的变量可以实现逻辑函数。具体方法如下。①数据选择器输出逻辑表达式中包含逻辑函数中的最小项时，则相应的数据取1，即Di=1。②逻辑函数中没有的最小项，数据选择器中相应的最小项应去掉。为此，对应的数据取0,即Di=0。

E下一页返回上一页4.4数据选择器和数据分配器例4-6试用八选一数据选择器74LS151产生逻辑函数。解:把逻辑函数变换成最小项表达式:若将输入变量A,B,C分别送入数据选择器的地址控制端A2,A1�A0，令选择

器的，代入74LS151的输出函数表达式:FBCABCABFBCABCABABCABCABCABC0E21002101210221032104210521062107WAAADAAADAAADAAADAAADAAADAAADAAAD下一页返回上一页4.4数据

选择器和数据分配器可得到下式:对比F和W的表达式，若对W表达式取D2=D3=D4=D5=D6=1，D0=D1=D7=0，就得到F表达式画出该逻辑函数的逻辑图，如图4-23所示.01234567WABCDABCDABCDABCDABCDABCDABC

DABCD下一页返回上一页4.4数据选择器和数据分配器4.4.2数据分配器数据分配器又称1路对多路模拟开关，是数据选择器的逆过程，即将数据源传来的一路数据分配到多路不同通道上的逻辑电路。其示意图如图4-24所示。数据分配器是根据地址选择信号的要求，将一路输入数据分配到指定

的输出通道上去的，n个地址输入端可对应2n个数据输出端。数据分配器可用带使能端的译码器实现。如果将译码器的使能端作为数据输入端，二进制代码输入端作为地址码的输入端使用，则译码器便成为一个数据分配器。译码器的3个使能端可以选用其中任意一个作为数据输入端，使用时注意输出是输入的原码，还是反

码。下一页返回上一页4.4数据选择器和数据分配器如图4-25所示是用74LS138译码器作为数据分配器的逻辑原理图，其中译码器的E1作为使能端,接低电平，数据D从端输入，A2~A0作为地址输入端，控制数据D

分别从中的任意一路以原码形式输出。其功能如表4-12所示。2AE2BE07~YY下一页返回上一页4.4数据选择器和数据分配器实训3数据选择器一、实训目的①熟悉常用集成数据选择器的性能和使用方法。②学会应用数据选择器进行逻辑设计的方法。

③学习用数据选择器和数据分配器构成数据传输系统的方法二、实训器件74LS138一片，74LS151一片，“0”，“1”信号开关，电平显示器件。下一页返回上一页4.4数据选择器和数据分配器三、实训内容①按实训接线图(见图4-26)连接好电路，以KA

,KB,KC3个开关作为地址选择信号，开关K1~K8作为8路数据输入信号，在不同输入和不同地址码组合情况下，观察并记录逻辑电路输入与输出的对应关系。②用74LS151实现组合逻辑函数，并画出逻辑图。③用74

LS138组成数据分配器，并与74LS151一起构成一个8路数据传输系统。按接线图(见图4-27)接好电路，完成测试。FABCDABCDABCDABCD返回上一页4.5数值比较器4.5.1一位数值比较器一位数值比较

器是多位比较器的基础。将两个一位二进制数进行比较，输入信号是两个要进行比较的一位二进制数，用A,B表示;输出是比较结果，有3种情况:A>B,A<B,A=B，现分别用F1,F2,F3表示。设A>B时，F1=1;A<B时，F2=1;A=B时，F3=

1。由此可列出一位数值比较器的真值表，如表4-13所示根据此表可写出各输出的逻辑表达式为由以上逻辑表达式可画出一位数值比较器的逻辑图，如图4-28所示。12312FABFABFABABABABFF下一页返回4.5数值比较器4.5.2

多位数值比较器如图4-29所示是四位数值比较器的逻辑符号，该比较器有11个输入端，3个输出端，其中输入端A3~A0,B3~B0接两个待比较的四位二进制数;输出端FA<B、FA=B、FA>B是3个比较结果;CA<B、CA=B、CA>B是3个级联输

入端。当打一大待比较的二进制数的位数时，可将低位比较器的输出端FA<B、FA=B、FA>B分别接到高位比较器的CA<B、CA=B、CA>B3个输入端。其功能如表4-14所示。下一页返回上一页4.5数值比较器从表4-14中可以看

出，两个四位数A,B的比较，是先将A的最高位A3和B的最高位B:进行比较，如果A3>B3，则A>B，如果A3<B3，则A<B，不再比较其余各位，并将此作为A、B的比较结果;如果A3=B3，则再比较次高位A2和B2，依此类推。只有在高位相等时，才进行低位比较。显然，如果

A=B，则比较步骤必须进行到最低位上才能得出结果。下一页返回上一页4.5数值比较器实训4数值比较器一、实训目的①掌握数值比较器的原理、功能和特点。②熟悉集成数值比较器的逻辑功能和使用方法。二、实训器件74LS04、74LS08、74LS32、74LS85各一片

，发光二极管，“0”,“1”信号开关。下一页返回上一页4.5数值比较器三、实训内容①设计一个一位二进制比较器，可选用74LS04,74LS08,74LS32完成，输入数据用“0”,“1”信号开关接入，输出用发光二极管显示。画出接线图，记录实训结果。②四位数值比

较器功能测试。74LS85是一种四位数值比较器，其逻辑图如图4-30所示。在其输入端加入2个四位二进制数，测其输出。返回上一页4.6加法器4.6.1半加器电路完成两个一位二进制数相加，而不考虑来自低位进位的逻辑电路称为半加器。设计一位二进制半加器，输入变量为两个一位二进制数，设为

A和B;输出为和数S和进位C。列真值表如表4-15所示。由真值表写逻辑表达式为。画出逻辑图如图4-31所示，它是由异或门和与门组成的。SABABABCAB下一页返回4.6加法器4.6

.2全加器电路全加器是完成两个一位二进制数及低位的进位相加的逻辑电路加器，其中，Ai和Bi分别是被加数和加数，Ci-1为来自低位的进位，Si设计一个全为本位的和，Ci为本位向高位的进位。全加器的真值表如表4-16所示。下一页返回上一页4.6加法器由真值表写出逻辑

表达式为如图4-32(a)所示是全加器的逻辑图，如图4-32(b)所示是全加器的逻辑符号。1111111111111()()()iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiSABCABCABCABCABCABCABCCABCABCABCABCA

BABCABABCAB下一页返回上一页4.6加法器4.6.3多位加法器电路两个多位数相加时，每一位都是带进位相加的，因此要考虑进位，进位的方式有串行进位和并行进位(又称超前进位)两种。如图4-33所

示是一个四位串行进位加法器，采用全加器并行相加串行进位的方式来完成。串行进位加法器的优点是电路简单、连接方便;缺点是高位的运算必须等到低位的进位产生才能进行，因此运算速度较慢。为了提高运算速度，可采用超前进位方式，即每一位的进位根据各位的输入同时预

先形成，而与低位的进位无关。下一页返回上一页4.6加法器由前面分析已知全加器的输出表达式为若令可得11()iiiiiiiiiiSABCCABCABiiiiiiPABGAB11iiiiiiiSPC

CGPC下一页返回上一页4.6加法器进而可得各位进位输出的逻辑表达式为由此可以看出，各位的进位信号Ci只与Gi,Pi和C-1，有关，而C-1=0，所以各位的进位只与该位的两个加数有关，它们可以并行产生。常用的集成电路74LS283就是根据超前进位原理构成的4位加法

器如图4-34所示是74LS283的逻辑图和逻辑符号。000111101100122212211200121333233223112000121CGPCCGPCGPGPPCCGPCGPGPPGPPPCCGPCG

PGPPGPPPGPPPPC下一页返回上一页4.6加法器实训5加法器一、实训目的①掌握半加器和全加器的工作原理及其应用。②熟悉集成加法器的性能和使用方法。二、实训器件74LS00二片，74LS28

3一片，74LS08一片，74LS86一片，“0”,“1”信号开关。下一页返回上一页4.6加法器三、实训内容①用与非门设计一个半加器，画出实训线路图，半测试实训结果。②按实训接线图(见图4-35)接好电路，完成

全加器的功能测试。③对超前进位加法器74LS283进行功能测试。在其输入端加上两个四位二进制数，在输出端测其各和数。返回上一页4.7组合逻辑电路中的竞争与冒险现象4.7.1产生竞争冒险的原因在前面进行的组合逻辑电路的分析和设计中，都是假定电路工作在稳定

状态，并且所有的门电路都具有理想的开关特性，理想的输入信号在整个传输过程中无任何延迟时间。实际上，任何门电路都存在延迟时间，所有的信号也都有上升时间和下降时间，另外信号经过传输线也需要时间。因此，在组合逻

辑电路中，当输入信号通过不同数目的门电路时，经过不同长度导线的传输到达某个门电路输入端的时间会有先后，产生一定的时间差，这种现象称为竞争。由于输入端的竞争，使输出端产生了不应有的尖峰干扰脉冲，这种现象称为冒险。下一页

返回4.7组合逻辑电路中的竞争与冒险现象下面分析如图4-36(a)所示的逻辑电路。输入信号A经非门G1取得反信号，考虑G1门的延迟时间后，波形如图4-36(b)所示，与A信号相比延迟了一段时间，A和两路信号经过G2门相与后得到F信号波形，与理想情况相比，出现了不应有的F=1的尖峰脉冲，虽

然时间很短，但会引起敏感的负载电路发生误动作，影响系统的正常运行。AAA0FAA下一页返回上一页4.7组合逻辑电路中的竞争与冒险现象同理，通过分析图4-37(a)所示电路，可以得到如图4-37(b)所示的工作波形图，可知由于G2

门出现了的情况，使输出端出现了F=0的尖峰脉冲干扰。综上所述，在组合逻辑电路中，当一个门电路同时输入两个同时向相反方向变化的互补信号时，则在输出端可能会产生不应该有的干扰窄脉冲，这是产生竞争冒险的根本原因

。0FAA下一页返回上一页4.7组合逻辑电路中的竞争与冒险现象4.7.2冒险现象的识别在电路输入端只有一个变量改变状态的情况下，用代数法或卡诺图法可判断一个组合逻辑电路是否存在冒险。1.代数判别法写出组合逻辑电路的逻辑表达式，当某些逻辑变量

取特定值(0或1)时，若表达式能转换为或的形式时，则该组合电路存在冒险现象。0YAA0YAA下一页返回上一页4.7组合逻辑电路中的竞争与冒险现象例4-7试判断如图4-38所示逻辑电路是否存在冒险。解:因为所以当变量A=B=1时，有，因此，图4-38所示的电路存

在冒险。2.卡诺图判别法根据电路逻辑表达式，画出输出变量卡诺图，若卡诺图上的圈相切，且相切处又无其他圈包含，则存在冒险。FACBCFCC下一页返回上一页4.7组合逻辑电路中的竞争与冒险现象例4-8设逻辑函数，试用卡诺图法判别该电路是否存在冒险。解：卡诺图

如图4-39所示，因此存在冒险。(3,4,5,7)FABCABCABCABCmFABCABCABCABC下一页返回上一页4.7组合逻辑电路中的竞争与冒险现象在试验室中，通过示波器和逻辑分析仪来检查电路的竞争和冒险是常用的方法，并能对电路的设计和计算机仿真的结果

进行验证。两个以上的输入变量同时变化引起的功能冒险难以用上述方法判断，因此发现冒险现象最有效的方法是实验。利用示波器仔细观察在输入信号各种变化情况下的输出信号，发现毛刺(即尖峰脉冲)则分析原因并加以消除，这是经常采用的办法。下一页返回上一页4.7组合逻辑电路中的竞

争与冒险现象4.7.3冒险现象的消除方法消除组合逻辑电路的冒险现象，主要有以下3种方法。1.在输出端接滤波电容，消除尖峰干扰脉冲的影响由于竞争产生的干扰脉冲一般很窄，所以在电路的输出端对地接一个电容值在100pF以下的小电容，就可以

消除尖峰脉冲的影响，但这将使输出波形的上升沿和下降沿都变得比较缓慢，一般由实验确定合适的R,C参数。下一页返回上一页4.7组合逻辑电路中的竞争与冒险现象2.加选通脉冲，避免输出尖峰干扰脉冲因为冒险现象仅发生在输入信号变化转换的瞬间，在稳定状态是没有冒险信号的，所以，采

用选通脉冲，在输入信号发生变化的瞬间，先将门封住，待电路进入稳态后，才启动选通脉冲将门打开，读取输出结果，就可以有效地避免输出尖峰干扰脉冲。3.增加冗余项，修改逻辑设计例4-8中，在其逻辑表达式中增加乘积项AB，使其变为

，则在原来产生冒险条件A=B=1时，，不会产生冒险。这个函数增加了乘积项A,B后，已不是“最简式”，故这种乘积项称为“冗余项”。FACBCAB11FCC返回上一页4.8用Multism7分析组合逻辑电路1.用Mul

tism7分析如图4-40所示的组合逻辑电路的功能步骤如下。①按图4-40连接电路，组合逻辑电路的输入端(A,B),输出端(F)分别接入逻辑转换仪的输入、输出端。②打开逻辑转换仪面板(双击逻辑转换仪)，在转换区单击“逻

辑图、真值表”按钮，将分析结果输入到逻辑转换仪真值表区，如图4-41所示。下一页返回4.8用Multism7分析组合逻辑电路③在转换区单击“真值表、最简逻辑表达式”按钮，将分析结果输入到逻辑转换仪底部的表达式区，如图4-41所示，图中为A’B+A

B’，对应逻辑表达式为。由真值表和最简逻辑表达式均可得出，该电路是具有“异或”功能的逻辑电路。ABAB下一页返回上一页4.8用Multism7分析组合逻辑电路2.用Multism7软件进行组合逻辑电路的辅助设计例如，

用逻辑转换仪设计一个可供3人使用的裁判电路，即3人中有两人及两人以上就裁定成功时，发出成功信息(输出一个高或低电平)，否则发出失败信息。步骤如下。①打开逻辑转换仪面板，在真值表区单击A,B,C三个逻辑变

量，建立三输入变量的真值表，根据逻辑控制要求在真值表区输出变量中填入相应逻辑值，如图4-42所示。下一页返回上一页4.8用Multism7分析组合逻辑电路②单击逻辑转换仪面板上的“真值表→最简逻辑表达式”按

钮，求得简化的逻辑表达式，如图4-42中逻辑转换仪面板底部逻辑表达式栏内所示。③单击逻辑转换仪面板上的“表达式→逻辑电路”按钮，获得逻辑电路如图4-43所示。它是供给三人裁判的与或逻辑图。④单击逻辑转换仪面板上

的“表达式→与非逻辑电路”按钮，获得逻辑电路如图4-44所示。它是供给三人裁判的与非逻辑图。下一页返回上一页4.8用Multism7分析组合逻辑电路3.用Multism7测试多路数据选择器的逻辑功能通过用Multism7软件中的虚拟仪器可对多路数据选择器的逻辑功能进行仿真测试。下面以八选

一数据选择器74LS151为例。步骤如下。①从数字器件库中调出八选一数据选择器74151,选中数据选择器74151后，再单击“帮助”按钮(“？”)，弹出数据选择器74151的功能对话框如图4-45所示从中可知，C,B,A为通道地址码;为使能端，低电平有效，Y为数据输出端，W为反相数据输出端

。G下一页返回上一页4.8用Multism7分析组合逻辑电路②由仪器仪表库中调出字信号发生器和逻辑分析仪，将数据选择器的8个输入通道(D0~D7)分别与字信号发生器的8个输出端和逻辑分析仪的8个输入

端相连。将数据选择器的数据输出端(Y)和反相数据输出端(W)分别连到逻辑分析仪的两个输入端。将通道地址输入端(C,B,A)分别通过3个开关[C],[B],[A]选择高、低电平，实现通道地址编码。测试电路连接如图4-46所示。下一页返回上一页4.8用Multi

sm7分析组合逻辑电路③设置字信号发生器。打开字信号发生器面板，在字信号编辑区写人两位不同的十六进制数，图4-47中分别按递增和递减方式排列了两位十六进制数。选择字信号发生器的工作频率为10kHz。④多路数据选择器功能测试。通过改变开头[C]、[B]、[A]的连接方式，选择多路数据选择器的

一路输入通道，图4-46中选择了D1通道。打开逻辑分析仪面板，按下启动开关，逻辑分析仪面板上将展现出多路数据选择器的工作波形，如图4-48所示。当然，可以改变通道地址观察输出与输入通道之间的选择关系。返回上一页图4-1例4-1逻辑电路返回表4-

1图4-1的真值表返回表4-2例4-2的真值表返回图4-2例4-2逻辑图逻辑电路图返回图4-3三位二进制8线-3线编码器框图返回表4-3三位二进制编码器的真值表返回图4-4三位二进制编码器逻辑图返回表4-48421BCD编码器真值表返回图4-58421BCD编码器逻辑图返回图4-674

LS148逻辑符号返回表4-574LS148的功能表返回图4-774LS148实训接线图返回表4-62线-4线译码器功能表返回图4-82线-4线译码器逻辑图返回图4-974LS138的逻辑符号和管脚图(a)逻辑符号图；(b)管脚图返回表4-774LS138译码器功能表返回图4-1074LS42二-

十进制译码器(a)逻辑符号图;(b)管脚图返回表4-874LS42逻辑功能表返回图4-11半导体显示器数码字型返回图4-12半导体显示器(a)带小数点的7段数码管;(b)共阴极接线图;(c)共阳级接线图返回图4-1374LS48

显示译码器(a)逻辑符号;（b)外引线图返回表4-974LS48功能表返回图4-14例4-3逻辑电路图返回图4-15例4-4逻辑电路图返回图4-16译码显示电路返回图4-1774LS138测试电路返回图4-18译码显示电路返

回表4-10四选一数据选择器的功能表返回图4-19数据选择器示意图返回图4-20四选一数据选择器的逻辑图返回图4-2174LS151数据选择器的引脚图(a)逻辑符号图;(b)管脚图返回表4-1174LS151的功能表返

回图4-22由两片74LS151构成的十六选一数据选择器返回图4-23例4-6电路图返回图4-24数据分配器的示意图返回图4-25用74LS138译码器作为数据分配器的逻辑图返回表4-1274LS138作为数据分配器的功能返回图4-2674LS151功能测试电路返回图4-27

8路数据传输电路返回表4-13一位数值比较器的真值表返回图4-28一位数值比较器的逻辑图返回图4-29四位数值比较器符弓返回表4-14四位数值比较器的功能表返回图4-3074LS85管脚图返回表4-15半加器的真值表返回图4-31半加器的逻辑图和逻辑符图(a)逻辑图

;(b)逻辑符号返回表4-16全加器的真值表返回图4-32全加器的逻辑图和逻辑符号返回图4-33四位串行进位加法器返回图4-3474LS283的逻辑图与逻辑符号返回图4-35全加器测试电路返回图4-36竞争与冒险实例返回图4-3

7竞争与冒险实例2返回图4-38例4-7的电路返回图4-39例4-8的卡诺图返回图4-40“异或”组合逻辑电路仿真分析返回图4-41“异或”组合逻辑电路真值表与逻辑式返回图4-42三人裁判电路真值表与逻辑式返回图4

-43三人裁判与或逻辑电路返回图4-44三人裁判与非逻辑电路返回图4-45数据选择器74151的功能对话框返回图4-46八选一数据选择器仿真电路返回图4-47设置字信号发生器返回图4-48多路数据选择器的工作波形返回第5章触发器5.1触发器的基本形式5.2主从触发器5.3边沿触发器5.4集成触发

器5.5基于Multism的触发器的仿真分析与设计5.1触发器的基本形式5.1.1基本RS触发器1.用与非门组成的基本RS触发器(1)电路结构及逻辑符号此类触发器的电路由两个与非门的输入、输出端交叉藕合而成。它与组合电路的根本区别在于:电路中有

反馈线。如图5-1所示。该触发器有两个输入端，且低电平有效;有两个输出端Q、。在触发器处于稳定状态时，Q、的逻辑状态是相反的。定义:当Q=1,=0时，称为触发器的1状态;当Q=0，=1时，称为触发器的0状态。DDSR、下一页返回QQQQ5.1触发器的基本形式(

2)逻辑功能根据的不同输入组合，可以得出基本RS触发器的逻辑功能。①当=1,=1时，触发器保持原状态不变当=1,=1时，Q接至与非门G1的输入端，使G1输出为。接至与非门G2的输入端，使G2输出为Q。因此，它们对与非门的输出没有影响，触发器保持原状

态不变，表示为Qn+1=Qn。式中的Qn表示接收信号之前触发器的输出状态，称为现态;Qn+1表示接收信号之后触发器的输出状态，称为次态。Q下一页返回上一页QDRDDSR、DSDSDR5.1触发器的基本形式②当=0,=1时，触发器被

置为0态。由于=0，使G1门输出端=1，此1接到G2门输入，又因为=1，使G2门输出端Q=0,即Qn+1=0实现了置0功能。因此称端为触发器的置0端或复位端。③=1,=0时，触发器被置为1态由于=0，使G2门输出端Q=1，此1接到G1门的输入，又因为=1，使G1门输出端=0,即Qn+1=1

实现了置1功能。因此称端为触发器的置1端。DR下一页返回上一页QDRDSDRDSDRDRDSDSDSQ5.1触发器的基本形式④当=0,=0时，触发器状态不确定。当=0,=0时，Q==1，不符合触发器的逻辑

关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，触发器出现不定状态。触发器正常工作时，不允许出现这种情况，这就是基本RS触发器的约束条件，即=1下一页返回上一页DRDSDRDSQDDS

R5.1触发器的基本形式(3)功能表(见表5-1)可见，触发器的新状态Qn+1(也称次态)不仅与输入状态有关，也与触发器原来的状态Qn(也称现态或初态)有关。触发器的特点如下。①有两个互补的输出端和两个稳态。②有复位(Q=0)、置位(Q=1)、保持原状态3种功能。③为

复位输入端，为置位输入端，该电路为低电平有效。④由于反馈线的存在，无论是复位还是置位，有效信号只需作用很短的一段时间，即“一触即发”。下一页返回上一页DRDS5.1触发器的基本形式(4)波形分析例5-1

用与非门组成的基本RS触发器如图5-1(a)所示，设初始状态为n，已知输入的波形图如图5-2所示，画出输出Q、的波形图。解:根据表5-1可画出输出Q、的波形如图5-2所示。图中虚线所示为考虑门电路的延迟时间的情况。下一页返回上一页DDSR、QQ5.1触发器的基本形式2.用或非门组成的基本RS触

发器(1)电路结构(2)逻辑功能表(见表5-2)分析知，基本RS触发器具有复位(Q=0)、置位(Q=1)、保持原状态3种功能，RD为复位输入端，SD为置位输入端，此RS触发器高电平有效，逻辑符号如图5-3(b)所示。由以上两个RS触发器的分析可知，是低电平有效还是高电平有

效，取决于触发器的结构。基本RS触发器是电平触发。下一页返回上一页5.1触发器的基本形式5.1.2同步RS触发器在实际应用中，触发器的工作状态不仅要由(或RD、SD)端的信号来决定，而且还希望触发器按一定的节拍翻转。为此，给触发器加一个时钟控制端CP,只有在CP端上出现时钟脉冲时，触发

器的状态才能变化。具有时钟脉冲控制的触发器称为时钟触发器，又因为触发器状态的改变与时钟脉冲同步，所以又称为同步触发器1.电路结构及逻辑符号同步RS触发器是在基本RS触发器的基础上增加了两个由时钟脉冲C

P控制的门G3、G4，如图5-4(a)所示，图5-4(b)为逻辑符号，图中CP为时钟脉冲输入端，简称CP端。下一页返回上一页DDSR、5.1触发器的基本形式2.逻辑功能当CP=0时，控制门G3、G4关闭，输出均为1。这时，不管R端和S端的信号如何变化，触发器的状态保持

不变，即Qn+1=Qn。当CP=1时，G3、G4打开，R、S端的输入信号才能通过这两个门，使基本RS触发器的状态翻转，其输出状态由R、S端的输入信号和电路原有状态Qn决定，如表5-3所示。由表5-3可看出，在R=S=1时，触发器的输

出状态不定，为避免出现这种情况，应使RS=0。由此可以看出，同步RS触发器的状态转换分别由R,S和CP控制，其中，R、S控制状态转换的方向，即转换为何种次态;CP控制状态转换的时刻，CP脉冲高电平有效。下一页返回上一页5.1触发器的基本形式3.同步RS触发

器逻辑功能的几种表示方法(1)特性方程触发器次态Qn+1与输入状态R、S及现态Qn之间关系的逻辑表达式称为触发器的特性方程。根据真值表写逻辑式，画出同步RS触发器Qn+1的卡诺图，如图5-5所示。由此可得同步RS触发器的特性方程为:（5

-1）(2)驱动表。驱动表是用表格的方式表示触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。如表5-4所示是根据表5-3画出的同步RS触发器的驱动表。表中“x”号表示任意值，可为0，也可为1。驱动表对时序逻辑电路的设计是很有用

的。下一页返回上一页)0(RSQRSQn1n约束条件5.1触发器的基本形式(3)状态转换图状态转换图表示触发器从一个状态变化到另一个状态或保持原状不变时，对输入信号的(R、S)的要求。如图5-6所示的状态转换图是根据表5-4画出来的。图中两圆

圈分别表示触发器的两个稳定状态，箭头表示在输入时钟信号CP作用下状态转换的情况，箭头旁标注的R,S值表示触发器状态转换的条件。例如，触发器由0状态转换到1状态时，由图5-6可知，应取输入信号R=0,S=1。(4)波形图触发器的功

能也可以用输入、输出波形图直观地表示出来，如图5-7所示为同步RS触发器的波形图。触发器的初始状态Q=0,=1。下一页返回上一页Q5.1触发器的基本形式4.同步RS触发器存在的问题—空翻在一个时钟周期的整个高电平期间或整个低电平期间都能接收输

入信号并改变状态的触发方式称为电平触发。由此引起的在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻，如图5-8所示。空翻是一种有害的现象，它使得时序电路不能按时钟节拍工作，造成系统的误动作。因此，同步触发器由

于存在空翻，只能用于数据锁存，而不能用于计数器、存储器等。造成空翻现象的原因是由于同步触发器结构的不完善。下面将讨论的几种无空翻的触发器，都是从结构上采取措施，从而克服了空翻现象。返回上一页5.2主从触发器

主从触发器由两级触发器构成，其中一级直接接收输入信号，称为主触发器;另一级接收主触发器的输出信号，称为从触发器。两级触发器的时钟信号互补，从而有效地克服了空翻。5.2.1主从RS触发器1.电路结构及逻辑符号主从RS触发器的逻辑图及逻辑符号如图5-9所示。由图5-9可知，主从RS触发

器是由两个同步RS触发器串联组成的，上面是从触发器，下面是主触发器。G9门的作用是将CP反相为，使主、从两个触发器分别工作在两个不同的时区内。下一页返回CP5.2主从触发器2.逻辑功能主从RS触发器的触发翻转分为两个节拍。①当CP

=1时,=0，从触发器被封锁，保持原状态不变。这时，G7、G8打开，主触发器工作，接收R和S端的输入信号。②当CP由1跃变到0时，即CP=0,=1，主触发器被封锁，输入信号R,S不再影响主触发器的状态。而这时，由于=1,G3、G

4打开，从触发器接收主触发器输出端的状态。输出发生变化的时钟作用沿是下降沿，输出的新态取决于时钟作用沿到来之前主触发器最后接收到的信号。触发器的符号如图5-9(b)所示。下一页返回上一页CPCPCP5.2主从触发器由以上分析可知，主从触发器的

翻转是在CP由1变0时刻(CP下降沿)发生的，CP一旦变为0后，主触发器被封锁，其状态不再受R、S影响，故主从触发器对输入信号的作用时间大大缩短，只在CP由1变0的时刻触发翻转，因此不会有空翻现象。另外主从RS触发器的逻辑功能和同步RS触发器的相同，因此，它们的功能表、驱动表、特征方程也相同。5

.2.2主从JK触发器1.电路结构及逻辑符号主从JK触发器的逻辑图及逻辑符号如图5-10所示。下一页返回上一页5.2主从触发器主从RS触发器的特性方程中有一个约束条件“RS=0",即在工作时，不允许输入信号R,S同时为1。这一约束条件使得RS触发器在使用时，限制了它的使用

范围。如何解决这一问题呢?我们注意到，触发器的两个输出端Q、在正常工作时是互补的，即一个为1;另一个一定为0。因此，如果把这两个信号通过两根反馈线分别引到输入端的G7,G8门，就一定有一个门被封锁，这时，就

不怕输入信号同时为1了。这就是主从JK触发器的构成思路。图5-10所示，在主从RS触发器的基础上增加两根反馈线，一根从Q端引到G7门的输入端，一根从端引到G8门的输入端，并把原来的S端改为J端，把原来的R端改为K端。下一页返回上一页QQ5.2主从触发器2.逻辑功能主

从JK触发器的逻辑功能与RS触发器的逻辑功能基本相同，不同之处是JK触发器没有约束条件，在J=K=1时，每输入一个时钟脉冲后，触发器向相反的状态翻转一次。此触发器是下降沿触发。如表5-5所示为JK触发器的功能表。根据表5-5可画出主从JK触发器Qn+1的卡诺图

，如图5-11所示。由此可得主从JK触发器的特性方程为(5-2)根据表5-5可得出主从JK触发器在CP下降沿的驱动表如表5-6所示。根据表5-6画出JK触发器的状态转换图如图5-12所示。下一页返回上一页nn1nQKQJQ5.2主从触发器例5-2设主从JK触发器的初始状态为

0，已知输入J,K的波形如图5-13所示，画出输出Q的波形图。解:输出Q的波形图如图5-13所示。在画主从JK触发器的波形图时，应注意以下两点。①触发器的触发翻转发生在时钟脉冲的触发沿(这里是下降沿)。②在CP=1期间，如果输

入信号的状态没有改变，判断触发器次态的依据是时钟脉冲下降沿前一瞬间输入端的状态。3.主从T触发器和T’触发器在时钟脉冲CP作用下，具有保持和翻转功能的触发器，称为T触发器。下一页返回上一页5.2主从触发器如果将JK触发器的J和K相连作为T输入端，就构成了T触发器，其电路如图5-14

(a)所示。T触发器特性方程为(CP下降沿到来有效)(5-3)T触发器的功能如表5-7所示。T触发器的驱动表如表5-8所示。T触发器的状态转换图如图5-15所示。当T触发器的输入控制端T=1时，则触发器每输入一个时钟

脉冲CP，状态便翻转一次，这种状态的触发器称为T’触发器。T’触发器是T触发器T=1时的特例。T’触发器的特性方程为(5-4)下一页返回上一页nnn1nQTQTQTQn1nQQ5.2主从

触发器4.主从JK触发器存在的问题—一次变化现象例5-3主从JK触发器如图5-10(a)所示，设初始状态为0，已知输入J,K的波形图如图5-16所示，画出输出Q的波形图。解:输出Q的波形图如图5-16所示。由此可以看出，主从JK触发器在CP=1期间，主触发器只变化(翻转)一次

，这种现象称为一次变化现象。一次变化现象也是一种有害的现象，如果在CP=1期间，输入端出现干扰信号，就可能造成触发器的误动作。为了避免发生一次变化现象，在使用主从JK触发器时，要保证在CP=1期间，J

,K保持状态不变。要解决一次变化问题，仍应从电路结构上入手，让触发器只接收CP触发沿到来前一瞬间的输入信号，这种触发器称为边沿触发器。返回上一页5.3边沿触发器边沿触发器不仅将触发器的触发翻转控制在CP触发沿到来的一瞬间，而且将接收输入信号的时间也控制在CP触发沿到来的前一瞬间。因此，边沿触

发器既没有空翻现象，也没有一次变化问题，从而大大提高了触发器工作的可靠性和抗干扰能力。边沿触发器主要有维持-阻塞边沿D触发器,TTL边沿JK触发器等。5.3.1维持—阻塞边沿D触发器1.电路结构及工作原理在图5-1(a)

所示的同步RS触发器的基础上，再加两个门G5,G6，将输入信号D变成互补的两个信号分别送给R,S端，即R=,S=D，如图5-17(a)所示，就构成了同步D触发器。下一页返回D5.3边沿触发器容易验证，该电路满足D触发器的逻辑功能，但有同步触发器的空翻现象为

了克服空翻，并具有边沿触发器的特性，在图5-17(a)电路的基础上引入3根反馈线L1,L2,L3，如图5-17(b)所示。其工作原理可以按以下两种情况分析。(1)输入D=1在CP=0时，G3,G4被封锁，Q3=1,G4=1,G

1,G2组成的基本RS触发器保持原状态不变。因D=1,G5输入全1，输出Q5=0，它使Q3=1,Q6=1。当CP由0变1时，G4输入全1,输出Q4变为0。继而，Q翻转为1,翻转为0，完成了使触发器翻转为1状态的全过程。同时，一旦Q4变为0，通过反馈线L1封锁了G

6门，这时如果D信号由1变为0，则只会影响G5的输出，不会影响G6的输出，维持了触发器的1状态。下一页返回上一页Q5.3边沿触发器因此，称L1线为置1维持线。同理，Q4变0后，通过反馈线L2也封锁了G3门，从而阻塞了置0通路，故称L2线为置0阻塞

线。(2)输入D=0在CP=0时，G3、G4被封锁，Q3=1,Q4=1,G1、G2组成的基本RS触发器保持原状态不变。因D=0,Q5=1,G6输入全1，输出Q6=0。当CP由0变1时，G3输入全1

,输出Q3变为0。继而，翻转为1,Q翻转为0，完成了使触发器翻转为0状态的全过程。同时，一旦Q3变为0，通过反馈线L3封锁了G5门，这时无论D信号再怎么变化，也不会影响G5的输出，从而维持了触发器的0状态，因此，称L3线为置0维持线。下一页返回上

一页Q5.3边沿触发器可见，维持-阻塞触发器是利用了维持线和阻塞线，将触发器的触发翻转控制在CP上跳沿到来的一瞬间，并接收CP上跳沿到来前一瞬间的D信号。维持-阻塞触发器因此而得名。2.逻辑功能D触发器只有一个触发输入端D，因此，逻辑关系非常简单，如表5-9所示由表5-9可知，D

触发器的特性方程为Qn+1=D(CP上升沿到来有效)(5-5)由表5-9可知驱动表如表5-10所示。下一页返回上一页5.3边沿触发器由表5-10所示可知，D触发器的状态转换图如图5-18所示。例5-4维持-阻塞D触发器如图5-17(b)所示，设初始状

态为0，已知输入D的波形图如图5-19所示，画出输出Q的波形图。解:由于是边沿触发器，在画波形图时，应注意以下两点。①触发器的触发翻转发生在时钟脉冲的触发沿(这里是上升沿)。②判断触发器次态的依据是时钟脉冲触发沿前一瞬间(这里是上升沿前一瞬间)输入端的状态

。根据D触发器的功能表、特性方程或状态转换图，可画出输出端Q的波形图如图5-19所示。下一页返回上一页5.3边沿触发器3.具有直接置0和置1端的维持-阻塞D触发器在图5-20(a)中，和端为直接置。端和直接置1端，且都为低电平有效和信

号不受时钟信号CP的制约，具有最高的优先级。当=0,=1时，Qn+1=0，=1，使触发器置0;当=1,=0时，Qn+1=1，=0，使触发器置1。和的作用主要是用来给触发器设置初始状态，或对触发器的状态进行特殊的控制。在使用时要注意，任何时刻，只能一个信号有效，不能同时有效

。正常工作时，应使==1。时钟脉冲上升沿有效触发，其逻辑符号如图5-20(b)所示。下一页返回上一页DRDSDRDSDRDS1nQ1nQDRDSDRDSDRDS5.3边沿触发器5.3.2TTL边沿,1K触发器1.电

路结构和逻辑符号TTL边沿JK触发器的电路结构如图5-21(a)所示。图中G1,G2两个与或非门交叉藕合组成门锁触发器，G3,G4为输入信号接收门。在制造时，要保证G3,G4的传输延迟时间比门锁触发器的翻转时间长，J,K为输入端。如图5-21(b)

所示为该触发器的逻辑符号，图中“∧”表示边沿触发器输入。2.逻辑功能(1)当CP=0时，触发器的状态不变下一页返回上一页5.3边沿触发器当CP=0时，G3、G4被封锁，Q3=1,G4=1，与门A和D被封锁，因此，触发器保持原稳定状态不变。当触发器原处于

Qn=0,=1的0状态时，则与门B输入全为1,输出Qn+1=0，与门C输入有0,输出=1，触发器保持0状态不变。当触发器原处于1状态时，同样能保持1状态不变。(2)CP由0正跃到1时，触发器的状态不变当CP=0时，如触发器原处于Qn=0,=1时，当CP

由0正跃到1时，首先与门A输入全为1，无论与门B输入为何状态，输出Qn+1=0。由于Qn+1=0同时加到与门C和D的输入端，所以输出=1，触发器保持原状态不变。当触发器为1状态时，则在CP由0正跃到1时，触发器同样保持1状态不变。下一页返回上一页nQ1nQnQ1nQ5.3边沿触发

器3.CP由1正跃到0时，触发器的状态根据J,K端的输入信号翻转(1)J=0,K=0时在CP=1期间，若触发器处于Qn=0,=1的0状态，由J=0,K=0,Q3=1，Q4=1，与门A和B的输入全为1，与门C和D的输入有0，因此，当CP由1负跃到0时，由于与门B输入仍全为1,输出Qn+1=0，

与门C和D的输入都有0,输出=1，触发器保持。状态不变。同理，若触发器处于Qn=1,=0的1状态时，则在CP由1负跃到0时，同样能保持1状态。下一页返回上一页nQ1nQnQ5.3边沿触发器(2)J=1,K=1时在CP=1期间，若触发器处于Qn=0,=1的0状态

，该状态反馈到G3,G4的输入端，使Q3=0,Q4=1，与门B,C,D的输入都有0，只有与门A输入全为1。当CP由1负跃到0时，由于G3,G4延迟时间较长，其输出G3和G4的状态不会马上改变，在此时刻与门A首先被封锁，使Q

n+1=1,接着与门C输入全为1,输出，触发器由0状态翻到I状态，即Qn+1=。同理，若触发器处于Qn=1、=0的1状态，在CP由1负跃到0时，电路由1状态翻到0状态。因此，当输入CP为连续脉冲时，则触发器的状态便不断来回翻转。下一页返回上一页nQ1n

QnQnQ5.3边沿触发器(3)J=1,K=0时在CP=1期间，若触发器处于Qn=0,=1的0状态，则Q3=0,Q4=1，与门B,C,D的输入都有0，与门A输入全为1。当CP由1负跃到0时，首先封锁与门A，使Qn+1=1，因此，与门C输入全为1,输出=0，触发器由0状态翻到1状态。可

见，在J,K端输入信号不同时，触发器翻到和J相同的状态。若触发器原处于Qn=1,=0的1状态，则当CP由1负跃到0时，触发器保持1状态不变。应当指出:在由G1和G2组成的基本RS触发器翻转期间，由于G3、G4的延迟，Q3和Q4的状态不会改变。下一页返回上一页nQ1nQn

Q5.3边沿触发器(4)J=0,K=1时当CP由1负跃到0时，利用同样的分析方法可知，触发器会翻到0状态，和J的状态相同。由以上分析可知，边沿JK触发器是利用时钟CP的下降沿进行触发的，它的逻辑功能和前面讨论的同步JK触发

器的功能相同，因此，它们的功能表、驱动表、特征方程也相同。但在边沿JK触发器中，特性方程只有在CP下降沿到来时有效，即(CP下降沿到来有效)(5-6)返回上一页nn1nQKQJQ5.4集成触发器5.4.1集成触发器举例1.TTL主从JK触发器74LS

7274LS72为多输入端的单JK触发器，它有3个J端和3个K端，3个J端之间是与逻辑关系，3个K端之间也是与逻辑关系。使用中如有多余的输入端，应将其接高电平。该触发器带有直接置0端和直接置1端，都为低电平有效，不用时应

接高电平。74LS72为主从型触发器,CP下跳沿触发。74LS72的逻辑符号和引脚图如图5-22所示，它的功能如表5-11所示。下一页返回DRDS5.4集成触发器2.高速CMOS边沿D触发器74HC7474HC74为单输入

端的双D触发器。一个片子里封装着两个相同的D触发器，每个触发器只有一个D端，它们都带有直接置0端和直接置1端，为低电平有效。CP上升沿触发。74HC74的逻辑符号和引脚排列如图5-23所示，其功能如表5-12所示。下一页返回上一页DRD

S5.4集成触发器5.4.2触发器功能的转换触发器按功能可分为RS,JK,D,T,T'5种类型，但最常见的集成触发器是JK触发器和D触发器。T,T’触发器没有集成产品，需要时，可用其他触发器转换成T或T’触发器。JK触发器与D触发器之间的功能也是可以

互相转换的。1.不同类型触发器之间的转换方法和步骤方法:利用已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑。下一页返回上一页5.4集成触发器步骤:①写出已有触发器和待求触发器的特性方程。②变换待

求触发器的特性方程，使之形式与已有触发器的特性方程一致③比较已有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。④根据转换逻辑画出逻辑电路图。2.用JK触发器转换成其他功能的触发器每一种类型的触发器都有上升沿触发和下降沿触发

的方式，下面以下降沿触发的JK触发器为例说明。下一页返回上一页5.4集成触发器(1)JK→D写出JK触发器的特性方程:再写出D触发器的特性方程，并进行变换:(5-7)比较以上两式可得:J=D,K=画出用JK触发器转换成D触发器的逻辑图如图5-24(a)所示。下一页返回上一页Dnn1

nQKQJQnnnn1nDQQD)QQD(DQ5.4集成触发器(2)JK→T(T')写出T触发器的特性方程:(5-8)与JK触发器的特性方程比较可得:J=T,K=T画出用JK触发器转换成T触发器的逻辑图如图5-24(b)所示。令T=1，即可得T’

触发器，如图5-24(c)所示。下一页返回上一页nn1nQTQTQ5.4集成触发器3.用D触发器转换成其他功能的触发器以上升沿触发的D触发器为例，将D触发器构成其他类型的触发器(1)D→JK写出D触发器和JK触发器的特性方

程:联立两式，得(5-9)画出用D触发器转换成JK触发器的逻辑图如图5-25(a)所示。下一页返回上一页nn1n1nQKQJQDQnnQKQJD5.4集成触发器(2)D→T写出D触发器和T触发器的特性方程:联立两式，得(5-10)画出用D触发器转换成T触发器的逻辑图如图5

-25(b)所示下一页返回上一页nn1n1nQTQTQDQnnnQTQTQTD5.4集成触发器(3)D→T'写出D触发器和T’触发器的特性方程:联立两式，得(5-11)画出用D触发器转换成T’触发器的逻辑图如图5-25(c)所示。下一页返回上

一页n1n1nQQDQnQD5.4集成触发器5.4.3集成触发器的脉冲工作特性和主要指标1.触发器的脉冲工作特性触发器的脉冲工作特性是指触发器对时钟脉冲、输入信号以及它们之间相互配合的时间关系的要求。掌握这种工作特性对触发器的应用非常重要。(1)维持

—阻塞D触发器的脉冲工作特性在图5-17(b)中，当CP上跳沿到来时,G3、G4门将根据G5、G6门的输出状态控制触发器翻转。因此在上跳沿到达之前，G5、G6门必须要有稳定的输出状态。下一页返回上一页5.4集成触发器而从信号加到D端开始，到G5、G6门的输出稳定

下来，需要经过一段时间，我们把图5-26中维持-阻塞D触发器的脉冲工作特性这段时间称为触发器的建立时间tset，即输入信号必须比CP脉冲早tset时间到达。由图5-17(b)可以看出，该电路的建立时间为两级与非门的延迟时间，即tset=2tpd。其次为使触发器可靠翻转，信号D还必须

维持一段时间，我们把在CP触发沿到来后输入信号需要维持的时间称为触发器的保持时间tH。当D=0时，这个0信号必须维持到Q3由1变0后将G5封锁为止，若在此之前D变为1，则Q5变为0，将引起触发器误触发。故D=0时的保持时间tH=1tpd，当D=1时，CP上跳沿到达后，经过tpd的时间，Q4变0，

将G6封锁。下一页返回上一页5.4集成触发器但若D信号变化，传到G6的输入端也同样需要tpd的时间，所以D=1时的保持时间tH=0。综合以上两种情况，取tH=1tpd另外，为保证触发器可靠翻转，CP=1的状态也必须保持一段时间，直到触发

器的Q、端电平稳定，这段时间称为触发器的维持时间tCPH。我们把从时钟脉冲触发沿开始到一个输出端由0变1所需的时间称为tCPLH;把从时钟脉冲触发沿开始到另一个输出端由1变0所需的时间称为tCPHL。由图5-17(b)可以看出，该电路的tCPLH=2tpd,tCPHL=3tp

d，所以触发器的tCPH≥tCPHL=3tpd。图5-26标示出了上述几个时间参数的相互关系。下一页返回上一页Q5.4集成触发器(2)主从JK触发器的脉冲工作特性在图5-10(a)所示的主从JK触发器电路中，当时钟脉冲CP上跳沿到达时，输入信号J

,K进入主触发器，由于J,K和CP同时接到G7,G8门，所以J,K信号只要不迟于CP上跳沿即可，因此，tset=0。由图5-10(a)可知，在CP上跳沿到达后，要经过三级与非门的延迟时间，主触发器才翻转完毕，所以tCPH≥3tpd

。等CP下跳沿到达后，从触发器翻转，主触发器立即被封锁，所以，输入信号J,K可以不再保持，即tH=0。从CP下跳沿到达到触发器输出状态稳定，也需要一定的传输时间，即CP=0的状态也必须保持一段时间，这

段时间称为tCPL。下一页返回上一页5.4集成触发器由图5-10可以看出，该电路的tCPLH=2tpd,tCPHL=3tpd，所以触发器的tCPL≥tCPHL=3tpd。综上所述，主从JK触发器要求CP的最小工作周期

Tmin=tCPH+tCPL≥5tpd。图5-27标示出了上述几个时间参数的相互关系。2.集成触发器的主要参数与门电路一样，集成触发器的参数也可以分为直流参数和开关参数两大类，下面以TTL集成器JK集成器为例分别予以简单介绍。下一页返回上一

页5.4集成触发器(1)直流参数①电源电流ICC。由于一个触发器由许多对称的门构成，无论在0态或1态，总是一部分门处于饱和状态;另一部分处于截止状态，故电源电流的差别是不大的。但为明确起见，目前有些制造厂规定，所有输入端和输出端悬空时电源向

触发器提供的电流为电源电流ICC，它表明该电路的空载功耗:P=ECICC。功耗P大，引起温度升高，触发器工作不稳定。②低电平输入电流(即输入短路电流)IIL。某输入端接地，其他各输入、输出端悬空时，从该输入端流向地的电流为低电平输入电流IIL，它表明

对驱动电路输出为低电平时的加载情况。JK触发器包括J,K端，CP端和直接置0、置1端的低电平输入电流。下一页返回上一页5.4集成触发器③高电平输入电流IIH。将各输入端(,J,K,CP等)分别接VCC时，测得的电流就是其高电平输入电流IIH，它表明对驱动电路输出为高电平时的加

载情况。④输出高电平VOH和输出低电平VOL。Q或端输出高电平时的对地电压值为VOH，输出低电平时的对地电压值为VOL。(2)开关参数①最高时钟频率fmax。fmax就是触发器在计数状态下能正常工作的最高时钟频率，是表明

触发器工作速度的一个指标。在测试fmax时，Q和端应带上额定的电流负载和电容负载，这在制造厂家的产品手册中均有明确规定。下一页返回上一页DDSR、QQ5.4集成触发器②对时钟信号的延迟时间(tCPH

和tCPL)。从时钟脉冲的触发沿到触发器输出端由0态变到1态的延迟时间为tCPH;从时钟脉冲的触发沿到触发器输出端由1态变到0态的延迟时间为tCPL。一般tCPL比tCPH约大一级门的延迟时间。它们表明对时钟脉冲CP的要求。③对直接

置0()或置1()端的延迟时间(tRLH、tRHL、tSLH、tSHL)从置0脉冲的触发沿到输出端由0变为1的延迟时间为tRLH，到输出端由1变为0的延迟时间为tRHL;从置1脉冲的触发沿到输出端由0变为1的延迟时间为tSLH，到输出端由1变为

0的延迟时间为tRHL。触发器的应用非常广泛，是时序逻辑电路重要的组成部分，这里先举一例，使读者体会触发器的“记忆”作用。下一页返回上一页DRDS5.4集成触发器例5-5设计一个3人抢答电路题。3人A,B

,C各控制一个按键开关KA,KB,KC和一个发光二极管LED1,LED2,LED3。谁先按下开关，谁的发光二极管亮，同时使其他人的抢答信号无效。解:用基本RS触发器组成的电路如图5-28所示。其中KR为复位键，由裁

判控制。开始抢答前，先按一下复位键KR,即3个触发器的R信号都为0，使QA、QB、QC置0,3个发光二极管均不亮。开始抢答后，若KA第一个被按下，则FFA的S=0，使QA置1,GA门的输出变为VOA=0，点亮发光二极

管LED1，同时，VOA的0信号封锁了GB,GC门，KB,KC再按无效。下一页返回上一页5.4集成触发器该电路使用了具有记忆功能的触发器，按键开关只要按一下，触发器就能记住这个信号。若KA第一个被按下，则FFA的S=0，使QA置1，然后松开KA，此时FFA的S=R=1，触发器保持原状态

，保持着刚才的QA=1，直到裁判重新按下KR键，新一轮抢答开始。这就是触发器的“记忆”作用。实训6触发器及其应用1.实训目的①掌握基本RS,JK,D和T触发器的逻辑功能②掌握集成触发器的逻辑功能及使用方法③熟悉触发器之间互相转化的方法。下一页返回上一页5.

4集成触发器2.实训原理触发器具有两个稳定状态。用以表示逻辑状态1和0，在一定的外界信号作用下，触发器可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本的逻辑单元(

1)基本RS触发器如图5-29所示为由两个与非门交叉藕合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置0、置1和保持3种功能。下一页返回上一页5.4集成触发器通常称为置1端，因为=0(=1)时触发器被置1;称为置0端，因为=1(=0)时触发器被置

0，但==1时状态保持;==0时，触发器状态不稳定，应避免此种情况的发生，如表5-13所示为基本RS触发器的功能表。基本RS触发器也可以用两个或非门组成，此时为高电平有效。(2)JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和

通用性较强的一种触发器。本实训采用74LS112双JK触发器，是下降沿触发的边沿触发器。引脚功能和逻辑符号如图5-30所示。下一页返回上一页DRDSDRDSDRDSDRDSDRDS5.4集成触发器JK触发器的状态方程为J和K是

数据输入端，是触发器状态更新的依据，若JK有两个或两个以上输入端，组成“与”的关系。Q和为两个互补输出端。通常把Q=0,=1的状态定为触发器。状态;而把Q=1,=0定为触发器1状态下降沿触发JK触发器的功能如表5-14所示。J

K触发器常被用做缓冲存储器，位移寄存器和计数器。(3)D触发器在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1=D，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，下一页返回上一页Qnn1nQKQJQQQ5.4

集成触发器触发器的状态只取决于时钟脉冲上升沿到来前D的状态。D触发器的应用很广，可用做数信号的寄存、位移寄存、分频和波形发生等。它有很多种型号可供各种用途的需要，如双D74LS74、四D74LS175、六D74LS174等。如图

5-31所示为双D74LS74的引脚排列及逻辑符号。其功能如表5-15所示。触发器之间的相互转换如图5-32所示。在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能，但可以利用转换的方法获得其他功能的触发器。例如，将JK触发器的J,K两端连在一起，并认它为T端

，就得到所需的触发器，如图5-32(a)所示。其状态方程为下一页返回上一页nn1nQTQTQ5.4集成触发器T触发器的功能如表5-16所示。由表5-16可见，当T=0时，时钟脉冲作用后，其状态保持不变;当T=1时，时钟脉冲状态翻转。因此，若将T触发器T端置1，如图5-

32(b)所示，即得T’触发器。T’触发器的CP端每来一个CP脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，常用于计数电路中。同样，若将D触发器端与D端相连，便转换为T’触发器，如图5-33所示。JK触发器也可转换为D触发器，如图5-34所示。下一页返回上一页Q5.4集成触发

器(4)CMOS触发器①CMOS边沿型D触发器。CC4013是由CMOS传输门构成的边沿型D触发器。它是上升沿触发的双D触发器，如表5-17所示为其功能表，如图5-35所示为其引脚排列。②边沿型JK触发器。4027是由CMOS传输门构成的边沿型JK触发器

，它是上升沿触发的双JK触发器，如表5-18所示为其功能表，如图5-36所示为其排列引脚。CMOS触发器的直接置位、复位输入端S和R是高电平有效，当S=1(或R=1)时，触发器将不受其他输入端所处状态的

影响，使触发器直接置1(或置0)，但直接置位、复位输入端S和R必须遵守RS=0的约束条件。CMOS触发器在按逻辑功能工作时，S和R必须均置0。下一页返回上一页5.4集成触发器3.实训设备与器件+5V直流电源、双踪示波器、连续脉冲源、单次脉冲源

、逻辑电平开关、逻辑电平显示器,74LS112(或C04027),74LS00(或004011),74LS74(或004013)。4.实训内容(1)测试基本RS触发器的逻辑功能本章图5-29所示是用两个与非门组成的基本

RS触发器，输入端按逻辑开关的输出插口，输出端Q、按逻辑电平显示输入插口，按表5-19所示的要求进行测试，并记录。下一页返回上一页SR，Q5.4集成触发器(2)测试双JK触发器74LS112逻辑功能测试的复位、置位功能任取一只JK触发器的和J,K端接逻辑开关输出插口，

CP脉冲源，Q、端接至逻辑电平显示输入插口。要求改变(J,K任意状态)，并在=0(=1)或=0(=1)作用期间任意状态及CP的状态，观察Q、状态，自拟表格并做记录。(3)测试JK触发器的逻辑功能按表5-20的要求改变J,K,CP端状态，观察Q,状态变化，看状态更新是否发生在CP脉冲的下降沿(即

CP由1→0)，并做记录。下一页返回上一页DDSR，QDDSR，QDRDDSR，DSDSDRQ5.4集成触发器(4)将JK触发器的J,K端连在一起，构成T触发器在CP端输入1Hz连续脉冲，观察Q端的变化;在CP端输入1k

H，连续脉冲，用双踪示波器观察CP,Q,端波形的相位关系，并做出描绘。双时钟脉冲电路:用JK触发器及与非门构成的双时钟脉冲电路如图5-37所示，此电路是用来将时钟脉冲CP转换成两相时钟脉冲CPA和CPB，其频率相

同，相位不同。分析电路工作原理，并按图5-37接线，用双踪示波器同时观察CP,CPA,CP,CPB及CPA,CPB波形，并做出描绘。下一页返回上一页Q5.4集成触发器(5)乒乓球练习电路电路功能要求:模拟两名运动员在练球时，乒乓球能往返运转。提

示:采用双D触发器74LS74设计实训线路，两个CP端触发脉冲分别由两名运动员操作，两触发器的输出状态用逻辑电平显示器显示。5.实训预习要求①复习有关触发器内容②列出各触发器功能测试表格。③按实训内容的要求设计线路，拟订实训方案。下一页返回上一页5.4集成触发器6.实

训报告①列表整理各类触发器的逻辑功能。②总结观察到的波形，说明触发器的触发方式。③体会触发器的应用。④利用普通的机械开关组成的数据开关所产生的信号是否可作为触发器的时钟脉冲信号?为什么?是否可以用做触发器的其他输入端的信号?为

什么?实训7由触发器构成的改进型抢答器下一页返回上一页5.4集成触发器1.实训目的①初步了解触发器的基本功能及特点。②熟悉具有接收、保持、输出功能电路的基本分析方法③掌握触发器应用电路的分析方法。④建立时序逻辑电路的基本概念。2.实训设备与器件实训设备:数字电路测试仪1台，直流稳压

电源1台，万用表1只，逻辑笔1支。实训器件:74LS00一片，双一四输入与非门74LS20两片，按键式开关4个，指示灯(发光二极管))3只，510Ω电阻3个，1kΩ电阻4个，导线若干。下一页返回上一页5.4集成触发器3.实训电路实训电路如

图5-38所示。改进型抢答器电路减少了一个输入端，而在每一个输入端增加了两个与非门(即图5-38中的门4~门9),该电路作为抢答信号的接收、保持和输出的基本电路。S为手动清零控制开关，S1~S3为抢答按钮开

关该电路具有如下功能①开关S作为总清零及允许抢答控制开关(可由主持人控制)，当它被按下时，抢答电路清零，松开后则允许抢答。由抢答按钮开关S1~S3实现抢答信号的输入。下一页返回上一页5.4集成触发器②若抢答信号输入开关S1~S3中的任何一个开关被

按下时，与之对应的指示灯被点亮。此时再按其他任何一个抢答开关均无效，指示灯仍“保持”第一个开关按下时所对应的状态不变。电路中，6个二输入与非门采用两个74LS00,3个三输入与非门采用74LS20。4.实训步骤与要求(1)检测与

查阅器件手册用数字电路测试仪检测所用的集成电路，通过查阅集成电路手册，标出图5-38中各集成电路输入、输出端的引脚编号。下一页返回上一页5.4集成触发器(2)连接电路按图5-38连接电路，先在实训电路板上插接好IC器件。

在插接器件时，要注意IC芯片的豁口方向(都朝左侧)和口方西向(都朝左侧)，同时要保证IC管脚与插座接触良好，管脚不能弯曲或折断，指示灯的正、负极不能接反。在通电前先用万用表检查各IC的电源接线是否正确。(3)电路调试首先按抢答器功能进行操作，若电路满足要求

，说明电路没有故障;若某些功能不能实现，就要设法查找并排除故障。排除故障可按信息流程正向(由输入到输出)查找，也可按信息流程逆向(由输出到输入)查找。下一页返回上一页5.4集成触发器例如，当有抢答信号输入时，观察

对应指示灯是否点亮，若不亮，可用万用表(或逻辑笔)分别测量相关与非门输入、输出端电平状态是否正确，由此检查线路的连接及芯片的好坏。(4)电路功能实训按下总清零开关S后，所有指示灯灭。按下S1~S3中的任何一个开关(如S1)，与之对应的指示灯(LED1)应被点亮，此时

再按其他开关均无效。按总清零开关S，所有指示灯应全部熄灭。重复(2)和(3)步骤，依次检查各指示灯是否被点亮。下一页返回上一页5.4集成触发器(5)电路分析分析图5-38实训电路，填写表5-21各项内容，表中1表示高电平、开关闭合

或指示灯亮;0表示低电平、开关断开或指示灯灭。如果不能正确分析，可以通过实训检测来完成。5.实训总结与分析①实训证明，该电路能将输入抢答信号状态“保持”在其输出端不变。例如，抢答开关S1被按下时，与其连接的与非门5的输出端Q1变为高

电平，使与非门1输出低电平，指示灯LED1点亮;当开关S1松开后，与非门5的输出状态仍保持高电平不变，指示灯LED1仍保持点亮状态。下一页返回上一页5.4集成触发器②在图5-38中，与非门4,5连接构成的电路既有

接收功能，同时又具有保持功能。在电路中可将与非门4,5连接构成的电路看成一个专门电路虚框内电路，该电路能接收输入信号，并按某种逻辑关系改变输出端状态。在一定条件下，该状态不会发生改变，即“保持”不变。

③这类具有接收、保持记忆和输出功能的电路简称为触发器。触发器有多种功能和电路形式。掌握触发器的电路原理、功能与电路特点是本章学习的主要内容。目前，各种触发器大多通过集成电路来实现。返回上一页5.5基于Multism的触发器的仿真分析与设计

5.5.1双JK触发器组成的时钟变换电路该电路主要用于单一双时钟脉冲的转换，可作为双时钟可逆计数器的脉冲源。如图5-39所示电路是由双JK触发器CC4027和四2输入端与非门CC4011构成的时钟变换

电路。将CC4027的J端(6脚)接至端(2脚),K端(5脚)接至Q端(1脚),CP端(3脚)接与非门U2A和门U2C的输入端。假设Q端初始状态为低电平0状态，当CP脉冲上升沿到达后，Q端变为高电平1状态，端为低电平0状态。CP脉冲和Q端输出经门U2A与非后送入反相器门U2B,输出一个与

CP脉冲同步的脉冲。下一页返回QQ5.5基于Multism的触发器的仿真分析与设计当第二个CP上升沿到达后，Q变为低电平0状态，变为高电平1状态。CP脉冲和Q端输出经门U2C与非后送入反相器门U2D，输出一个与CP脉冲同步的脉冲。应当指出:经转换的双时钟

脉冲，其频率为CP的1/2,QA与QB相差180。QA与QB的波形如图5-40所示。5.5.2四锁存D型触发器组成的智力竞赛抢答器智力竞赛抢答电路如图5-41所示。该电路能鉴别出4个数据中的第1个到来者，而对随之而后到来的其他数据信号不再传输和做出响应。下

一页返回上一页Q5.5基于Multism的触发器的仿真分析与设计至于哪一位数据最先到来，则可从LED指示看出。该电路主要用于智力竞赛抢答器中。图5-41所示电路是由四锁存D型触发器CC4042，双4输入端与非门CC4012、四2输入端或非门CC400

1和六同相缓冲/变换器CC4010构成的智力竞赛抢答器电路工作时，CC4042的极性端E0(POL)处于高电平1,E1(CP)端电平由和复位开关产生的信号决定复位开关K5断开时，CC4001的2脚经上拉电阻接VCC，由于K1~K

4均为关断状态，D0~D3均为低电平0状态，所以为高电平1状态，CP端为低电平0状态，锁存了前一次工作阶段的数据。下一页返回上一页30Q~Q30Q~Q5.5基于Multism的触发器的仿真分析与设计新的工作阶段开始，复位开关K

5闭合，CC4001的2脚接地，CC4012的输出端1脚也为低电平0状态，所以E1端为高电平1状态。以后，E1的状态完全由CC4042的输出端电平决定。一旦数据开关(K1~K4)有一个闭合，则Q0~Q

3中必有一端最先处于高电平1状态，相应的LED被点亮，指示出第一信号的位数。同时CC4012的1脚为高电平1状态，迫使E1为低电平0状态，在CP脉冲下降沿的作用下，第一信号被锁存。电路对以后的信号便不再响应。该电路还可用于数字系统中，可检测群脉

冲的时序。图中的K1~K3开关如果是机械触点，则须对输入信号进行整形，以提高系统的抗干扰能力。CC4010为电平接口电路，将CMOS集成电路高电平电压转换成适合LED工作的电压。返回上一页图5-1与非门组成的基本RS触发器(a)电路

结构;(b)逻辑符号返回表5-1与非门组成的基本RS触发器的功能表返回图5-2例5-1波形图返回表5-2或非门组成的基本RS触发器的功能表返回图5-3或非门组成的基本RS触发器(a)逻辑图;(b)逻辑符号返回图5-4同步RS触发器(a)电路结构;(b)逻辑符号返回表5-3同步RS触发器的功能(

CP=1)返回表5-4同步RS触发器的驱动表返回图5-5同步RS触发器的卡诺图返回图5-6同步RS触发器的状态转换图返回图5-7同步RS触发器的波形图返回图5-8同步RS触发器的空翻波形返回图5-9主从RS触发器(a)逻辑图;(b)逻辑符号返回图5-10主从

JK触发器(a)逻辑图;(b)逻辑符号返回表5-5JK触发器的功能返回表5-6JK触发器的驱动表返回图5-11JK触发器的卡诺图返回图5-12JK触发器的状态转换图返回图5-13例5-2波形图返回图5-14用JK触发器构成的T触

发器(a)电路结构;(b)逻辑符号返回表5-7T触发器的功能返回表5-8T触发器的驱动表返回图5-15T触发器的状态转换图返回图5-16主从JK触发器的一次变化波形返回图5-17D触发器的逻辑图(a)同步D触发器;(b)维持-阻塞边沿D触发器的逻辑图及逻辑符号返回表5-9D触发器的功能表返回表5

-10D触发器的驱动表返回图5-18D触发器的状态转换图返回图5-19例5-4波形图返回图5-20带有和端的维持-阻塞D触发器DR(a)电路结构;(b)逻辑符号DS返回图5-21TTL边沿JK触发器(a)电路结

构;(b)逻辑符号返回图5-22TTL主从JK触发器74LS72(a)逻辑符号;(b)引脚排列图返回表5-1174LS72的功能返回图5-23高速CMOS边沿D触发器74HC74(a)逻辑符号;(b)引脚排列图返回表5-1274HC74的功能返回图5-24JK触发

器转换成其他功能的触发器(a)JK→D;(b)JK→T;(c)JK→T'返回图5-25D触发器转换成其他功能的触发器(a)D→JK;(b)D→T;(c)D→T'返回图5-26维持-阻塞D触发器的脉冲工作特性返回图5-27主从JK触发器的脉冲工作特性返回图5-28由基本

RS触发器构成的抢答电路返回图5-29基本RS触发器返回表5-13基本RS触发器的功能返回图5-3074LS112双JK触发器引脚排列及逻辑符号返回表5-14下降沿触发JK触发器的功能返回图5-3174LS74引脚排

列及逻辑符合(a)引脚排列;(b)逻辑符号返回表5-15双D74LS74的功能返回图5-32JK触发器转换为T,T'触发器返回表5-16T触发器的功能返回图5-33D触发器转成T'触发器返回图5-34JK触发

器转成D触发器返回表5-17CC4013触发器的功能返回图5-35双上升沿D触发器返回表5-184027触发器的功能返回图5-36双上升沿JK触发器返回表5-19返回表5-20返回图5-37双相时钟脉冲电路返回图5-38实训电路返回表5-21返回图5-39时钟变换电路

返回图5-40QA,QB输出波形图返回图5-41智力竞赛抢答电路返回第6章时序逻辑电路6.1概述6.2时序逻辑电路的分析方法6.3计数器6.4寄存器及其应用6.1概述逻辑电路分为两类:一类是组合逻辑电路;另一类是时序

逻辑电路。在组合逻辑电路中，任一时刻的输出仅与该时刻输入变量的取值有关，而与输入变量的历史情况无关;在时序逻辑电路中，任一时刻的输出不仅与该时刻输入变量的取值有关，而且与电路的原状态，即与过去的输入情况有关。与组合逻辑

电路相比，时序逻辑电路有两个特点:第一，时序逻辑电路包含组合逻辑电路和存储电路两部分，存储电路具有记忆功能，通常由触发器组成;第二，存储电路的状态反馈到组合逻辑电路的输入端，与外部输入信号共同决定组合逻辑电路的输出。下一页返回6.1概述组

合逻辑电路的输出除包含外部输出外，还包含连接到存储电路的内部输出，它将控制存储电路状态的转移。时序逻辑电路的结构框如图6-1所示。应注意的是:在有些具体的时序电路中，并不都具备如图6-1所示的完整形式。例如，有的时序电路没有组合电路部分，有的时序电路可能没有输入逻辑变量，但它们在

逻辑功能上仍具有时序电路的基本特点。返回上一页6.2时序逻辑电路的分析方法时序逻辑电路的种类很多，它们的逻辑功能各异，本书不可能面面俱到地讲述，但只要掌握了它的分析方法，就能比较容易地分析出电路的逻辑功能。时序逻辑电路的分析就是找出电路的状态和输出的状态在输入变量和时钟信号作用下的变化规律

，也就是根据已知的电路，写出它的方程，列出状态转换真值表，画出状态转换图和时序图，进而分析出该电路的逻辑功能。时序逻辑电路的现态和次态是由组成该时序逻辑电路的触发器的现态和次态来决定的，其时序波形也是根据各个触发器的状态变化来描绘的。下

一页返回6.2时序逻辑电路的分析方法按触发脉冲输入方式的不同，时序电路可分为同步时序电路和异步时序电路同步时序电路是指各触发器状态的变化受同一个时钟脉冲控制;而在异步时序电路中，各触发器状态的变化不受同一个时钟脉冲控制。6.2.1同步时序逻

辑电路的分析由于同步时序逻辑电路中所有触发器都是在同一个时钟信号操作下工作的，所以分析时可以不考虑时钟条件①根据逻辑图求出时序电路的输出方程和各触发器的激励方程。输出方程就是时序逻辑电路的输出逻辑表达式，它通常是现

态的函数;激励方程就是各触发器输入端的逻辑表达式。下一页返回上一页6.2时序逻辑电路的分析方法②根据已求出的激励方程和所用触发器的特征方程，获得时序电路的状态方程。状态方程就是将各触发器的激励方程代入相应触发器的特性方程中，便得到该触发器

的次态方程，时序逻辑电路的状态方程由各触发器次态的逻辑表达式组成。③根据时序电路状态方程和输出方程，建立状态转换表，进而画出状态图和时序图。将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。时序逻辑电路的输出由

电路的现态来决定。状态图是指电路由现态转换到次态的示意图;时序图(波形图)是指在时钟脉冲CP的作用下，各触发器状态变化的波形图。下一页返回上一页6.2时序逻辑电路的分析方法④分析电路的逻辑功能。根据状态转换真值表来说明电路的逻辑功能。例6-1分析如图6-2所示同步时序电路的逻辑功能解:

①求输出方程和激励方程D2=Q1D1=Q0Z2=Q2Z1=Q1Z0=Q0②求状态方程③列状态表(见表6-1)，画状态图(见图6-3)④画波形图，如图6-4所示。21210QQQQD下一页返回上一页0101n0021n1121n0QQDQQD

QQDQ，，6.2时序逻辑电路的分析方法⑤逻辑功能分析。从以上分析可以看出，该电路在CP脉冲作用下，把宽度为T的脉冲以3次分配给Q0、Q1和Q2各端，因此，该电路是一个脉冲分配器。由状态图和波形图可以看出，该电路每

经过3个时钟周期循环一次，并且该电路具有自启动能力。6.2.2异步时序逻辑电路的分析异步时序逻辑电路的分析方法与同步时序逻辑电路基本相同，但是由于在异步时序逻辑电路中，只有部分触发器由计数脉冲信号源CP触发，而其他触发器则有电路内部信号触发，下一页返回上一页6.2时序逻辑电路

的分析方法因此，在分析异步时序逻辑电路时，应考虑各个触发器的时钟条件，即应写出时钟方程。这样，各个触发器只有在满足时钟条件后，其状态方程才有效。这也是异步时序逻辑电路在分析时应特别注意的问题例6-2试分析如图6-5所示电路的逻辑功能，并画出状态转换图和时序图。解:①写输出方程和激励方程下

一页返回上一页1K,QQJ1KJ1K1,QJ1KJQQC3123223100036.2时序逻辑电路的分析方法②结合JK触发器的特性方程，可得状态方程:式中的CPi表示时钟信号，它不是一个逻辑变量。对下降沿动作的触发器而言，CPi=1

仅表示输入端有下降沿到达;对上升沿动作的触发器而言，CPi=1仅表示输入端有上升沿到达;CPi=0表示没有时钟信号有效沿到达，触发器保持原状态不变。下一页返回上一页nn1nQKQJQ30211n32201n21131n1001n0CP

QQQQ,CPQDQCPQQQCPQQ，6.2时序逻辑电路的分析方法③列状态表。该电路的状态表如表6-2所示。须逐步完成，因为该状态表是针对CP0而列，CP0仅加到FF0。因此，首先求出FF0的状态转换关系，从而就获得了C

P1(CP3)的变化情况;再求出FF1和FF3的状态转换关系，也获得了CP2的变化情况;最后求出FF2的状态转换关系。例如，当Q3Q2Q1Q0=0111时，CP0到达(下降沿),Q0n+1=0,CP1(CP3)产生下降沿，可求得Q3n+1=0，Q0n+1=0，此时CP2也产生下降沿

，因而可求出Q2n+1=0。这样当Q3Q2Q1Q0=0111,CP0到达后，Q3Q2Q1Q0=1000。下一页返回上一页6.2时序逻辑电路的分析方法④画状态图。由状态表6-2可画出异步时序逻辑电路的状态图如图6

-6所示。⑤逻辑功能分析。由状态图可以看出，该电路是一个十进制加法计数器，并具有自启动能力。如图6-7所示为该电路的工作波形图，图中标出了第8个时钟脉冲到达后，各触发器的状态转换过程。返回上一页6.3计数器在数字系统中，计数器得到了广泛应用，它不仅可用来对脉冲计数，而且还

常用于数字系统的定时、延时、分频、构成节拍脉冲发生器及进行数字运算等。计数器是用以累计输入计数脉冲CP个数的电路，其组成和其他时序电路一样，都含有存储单元(触发器)，有时还增加一些组合逻辑门电路计数器累计输入脉冲的最大数目称为计数器的“模

”，一般用M来表示。如M=6计数器，又称六进制计数器。所以，计数器的模实际上为电路的有效状态数。计数器的种类繁多，按计数长度可分为二进制、十进制及N进制计数器;按计数的增减趋势可分为加法、减法和可逆计数器;按计数器中的触发器是否同时翻转可分为同步和异

步计数器。下一页返回6.3计数器6.3.1同步计数器同步计数器是指计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转。显然，它的计数速度要比异步计数器快得多。1.同步二进制计数器如图6-8所示为由3个JK触发器构成的3位同

步二进制减法计数器，下降沿触发。其工作原理分析如下。(1)写方程式时钟方程:CP0=CP1=CP2=CP↓下一页返回上一页6.3计数器激励方程:状态方程:将各触发器的激励方程代入JK触发器的特性

方程，得各触发器的状态方程为:下一页返回上一页n1n022n01100QKQJKJQKJ1KJ）（）（）（CPQQQQQQQKQJQCPQQQQQQQQQKQJQCPQQKQJQn1n0n2n1n0n2n22n221n

2n0n1n0n1n1n0n1n0n11n111n1n0n0n01n0nnQKQJQ1n6.3计数器(2)列状态转换真值表(3)画状态图和时序图(如图6-9)所示(4)确定该电路的逻辑功能。从各触发器的时钟连接方式可知，该电路是同步时序电路。从状态图可知，随着输入时钟脉冲数

的增加，触发器输出Q2Q1Q0值是递减的，且经过八个时钟脉冲完成一个循环过程。因此，该电路是同步三位二进制(或一位八进制)减法计数器。从图6-9(b)所示时序图可知，Q0端输出矩形信号的周期是输入时钟脉

冲信号周期的两倍，所以Q0端输出信号的频率是输入时钟信号频率的1/2，对应Q1端输出信号的频率是输入时钟信号频率的1/4，因此N进制计数器同时也是一个N分频器，N分频器输出信号频率是其输入信号频率的1/N。下一页返回上一页6.

3计数器2.同步非二进制计数器分析如图6-10所示同步非二进制计数器的逻辑功能。(1)写方程式时钟方程:CP0=CP1=CP2=CP↓激励方程:下一页返回上一页1K,QQJQKJ1KQJ2n1n02n0110n20

，6.3计数器状态方程:将各触发器的激励方程代入JK触发器的特性方程，得各触发器的状态方程:(2)列状态转换真值表列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程，求得相应的触发器次态及输出，列表得到状态表，如表6-4所示。

下一页返回上一页）（）（）（CPQQQQKQJQCPQQQQQKQJQCPQQQKQJQn0n1n2n22n221n2n1n0n1n0n11n111n1n0n2n0n01n0nnQKQJQ1n6.3计数器(3)

画状态图和时序图。该电路的状态图和时序图分别如图6-11(a),(b)。(4)确定该电路的逻辑功能从各触发器的时钟连接方式可知，该电路是同步时序电路。从表6-4可知，计数器输出Q2Q1Q0共有8种状态(000~111)。从图6-11(a)所示状态图可知，随着时钟脉

冲的递增，触发器输出Q2Q1Q0会进入一个有效循环过程，此循环过程包括5个有效输出状态，其余3个输出状态为无效状态，所以要检查电路能否自启动。检查的方法是:不论电路从哪一个状态开始工作，在时钟脉冲的作用下，触发器输出的状态都会进入有效循环圈内，此电路就能够自启动;反之，电路不能

自启动。综上所述，此电路是具有自启动功能的同步五进制加法计数器。下一页返回上一页6.3计数器3.集成同步计数器74LS61(1)集成同步计数器芯片74LS161介绍74LS161是集成四位二进制同步加法计数

器，它的管脚分布如图6-12所示。图中为同步置数控制端(低电平有效)，为异步置零控制端(低电平有效)，CTP,CTT为计数控制端(高电平有效),D0~D3为并行数据输入端，Q0~Q3为输出端，CO为进位输出端。表6-5为74LS161的功能表.74LS161的功能如表6-5所

示。从表中可以看出74LS161具有如下功能下一页返回上一页CRLD6.3计数器①异步清零功能。当异步置零控制端为低电平时，无论其他输入端如何，计数器被置为零，即Q3Q2Q1Q0=00000。②同步并行预置数功能。当异步置零控制端为高电平，同步置数控

制端为低电平，在输入时钟脉冲CP的上升沿，从输入端D3~D0输入的并行数据d3d2d1d0被置入计数器，即Q3Q2Q1Q0=d3d2d1d0。如果改变数据输入端D3~D0的预置数d3d2d1d0，就可以构成16以内的各种不同进制的计数器。③计数

功能。当,CTP、CTT均为高电平，CP端输入计数脉冲时，计数器完成二进制加法计数。仅当CTT为1，且Q3Q2Q1Q0=1111时，进位输出CO=1。下一页返回上一页CRLDCR、CRLD6.3计数器④保持功能。当都为高电平，且CTP、CTT至少有一个为低电平时，计数器的输出保持原来状态。但

应注意的是:当CTP为低电平，而CTT为高电平时，则进位输出信号CO=CTTQ3Q2Q1Q0=Q3Q2Q1Q0,CO保持不变;当CTP为高电平，而CTT为低电平时，进位输出信号CO=0。(2)集成同步计数器芯片74LS16

1的应用1)反馈归零法获得任意N进制计数器。利用计数器的置零功能可获得任意N进制计数器。集成计数器的置零方式有两种:同步式和异步式。由于用异步置零获得任意N进制计数器比较简单，所以本书只介绍此方法。异步置零与时钟脉冲CP没有任何关系，只要异步置零输入端出现置零信号

，计数器便立刻被置零。下一页返回上一页LDCR、6.3计数器因此，在输入第N个计数脉冲CP后，通过控制电路产生一个置零信号加到异步置零输入端上，使计数器置零，即实现了N进制计数。以构成7进制计数器为例说明反馈归

零法的过程。用S1,S2,.,SN表示输入1,2,...,N个计数脉冲CP时计数器的状态。①写出计数器状态的二进制代码，S7=0111。②写出反馈归零函数。实际上是根据S7写出异步置零端的逻辑表达式

。③画连线图。根据反馈归零函数画连线图例6-3用74LS161芯片构成十进制计数器解:①写出S10的二进制代码S10=1010下一页返回上一页6.3计数器②写出反馈归零函数③画连线图。对74LS161要实现十进制计数器，应将,CTP、CTT均接高电平，接与非门的输出。

连接如图6-13(a)所示。该电路的工作原理是:当=0时，计数器置零，即Q3Q2Q1Q0=0000，而=1，异步置零端由0状态变为1状态，又,CTP、CTT均接高电平，计数器开始计数;当第10个计数脉冲输入时，

Q3Q2Q1Q0=1010，与非门的输出=0,由1状态变为0状态，计数器由计数功能变为异步置零;与非门的输出又变为1状态，计数器又开始计数;如此反复循环。下一页返回上一页0QQCR13LDCRLDCR13QQCRCRCR13QQCR

CR6.3计数器2)预置数法获得任意N进制计数器。利用计数器的预置数功能也可获得N进制计数器，这时应先将计数起始数据预先置入计数器。由于预置数控制端获得置数信号时，仍需再输入一个计数脉冲CP才能将预置数置入计数器中。因此，利用预置数控制端获得

任意N进制计数器时，应在输入第N-1个计数脉冲时，使预置数控制端获得反馈的置数信号，这样，在输入第N个计数脉冲CP时，计数器返回到初始的预置数状态，从而实现N进制计数。利用预置数法获得任意N进制计数器的方法步骤如下。①写出计数器状态的二进制代码，对于预

置数法，应写出的是SN-1二进制代码。②写出预置数函数。实际上是根据SN-1写出预置数端的逻辑表达式。下一页返回上一页6.3计数器③画连线图。根据预置数函数画连线图。例6-4用74LS161芯片构成七进制计数器解:①写出56的二进制代码S10=0110②写

出反馈归零函数③画连线图。对74LS161要实现十进制计数器，应将,CTP、CTT均接高电平，接高电平，接与非门的输出计数器输入端D3D2D1D0=0000，连接如图6-14(a)所示。下一页返回上一页LD0QQLD12LDCR6.3计数器该电路的工作过程是先令=CTP=CT

T=1，且令预置数输入端D3D2D1D0=0000，以此为初态开始计数，从“0”~“6”共有7种状态，6对应的二进制代码为0110,将输出端Q2Q1通过与非门接到74LS161的预置数控制端，若=0，当CP脉冲上升沿(CP↑)到来时

，计数器状态为预置功能，使Q3Q2Q1Q0=D3D2D1D0=0000,使=1，计数器开始计数。3)级联法获得大容量N进制计数器。计数器的级联是将两个或两个以上集成计数器串接起来，以获得计数容量更大的N进制计数器。一般集成计数器都设有级联用

的输入端和输出端，只要正确连接这些级联端，就可获得所需进制的计数器。下一页返回上一页LDCRLD12QQLD6.3计数器一片74LS161可构成从二进制到十六进制之间任意进制的计数器。两片74LS1

61就可构成从二进制到二百五十六进制之间的计数器。依此类推，可根据计数进制需要选取芯片数量。对于74LS161芯片采用级联法是将低位芯片的进位输出端CO端和高位芯片的计数控制端CTT或CTP直接连接，计数脉冲同时从

每个芯片的CP端输入。下一页返回上一页6.3计数器例6-5用74LS161芯片构成二十四进制计数器解:因为要构成二十四进制计数器，用一片74LS161不够(一片74LS161最多能构成十六制计数器)，故需要两片74LS161。每块芯片

的计数时钟输入端CP端均接同一个CP信号，利用芯片的计数控制端CTP、CTT和进位输出端CO，采用反馈归零法实现二十四进制计数，即将低位芯片的CO与高位芯片的CTP相连，将24÷16=1......8，把商作为高位输出，余数作为低位输出，对应产生的清零信号同时送到每块芯片的复位端，进而完成二十四进

制计数。连接电路如图6-15所示。下一页返回上一页CR6.3计数器6.3.2异步计数器异步计数器是指计数脉冲只加到部分触发器的时钟信号输入端，而其他触发器的触发信号则是由电路内部提供，触发器状态的更新有先有后。1.异步二进制计数器

分析如图6-16所示异步二进制计数器的逻辑功能(1)写方程式时钟方程:CP0=CP↓，CP1=Q0↓，CP2=Q1↓激励方程:J0=1，K0=1下一页返回上一页6.3计数器J1=K1=1,J2=K2=1将激励方程代入JK触发器的特性方程

得各触发器的状态方程:(2)列状态转换真值表列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程，求得相应的触发器次态及输出，列出状态表如表6-6所示。下一页返回上一页）（）（）（

1n2n22n221n20n1n11n111n1n0n0n01n0QQQKQJQQQQKQJQCPQQKQJQnnQKQJQ1n6.3计数器(3)画状态图和时序图该电路的状态图和时序图分别如图6-17(a),(b)所示。(4)确定该

电路的逻辑功能由时钟方程可知，该电路是异步时序电路。从状态图可知，随着CP脉冲的递增，触发器输出Q2Q1Q0值是递增的，经过八个CP脉冲完成一个循环过程。因此该电路是异步三位二进制(或一位八进制)加法计数器。2.集

成异步计数器74LS290(1)集成异步计数器芯片74LS290介绍74LS290是集成异步二-五-十进制计数器，它的内部是由一个一位二进制计数器和一个五进制计数器组成的，它的引脚排列如图6-18所示。下一页返回上一页6.3计数器

图中R9(1)(有的文献中也用S9(1)表示)、R9(2)(有的文献中也用S9(2)表示)称为置9端，R0(1)、R0(2)称为置0端;CP0,CP1端为计数时钟脉冲输入端Q3Q2Q1Q0为输出端，NC表示空

脚。如表6-7所示为74LS290的功能表。从表6-7可以看出74LS290具有如下功能。①异步置0功能。当S9(1)和S9(2)不全为1，并且S9(1)=S9(2)=1时，不论其他输入端状态如何，计数器输出Q3Q2Q1Q0=00000

，与时钟脉冲CP无关，故称异步置零。②异步置9功能。当R0(1)和R0(2)不全为1，并且S9(1)=R9(2)=1时，不论其他输入端状态如何，计数器输出Q3Q2Q1Q0=1001，与时钟脉冲CP无关，故称异步置9。③计数功能。当R0(1)·R0(2)=0，且S9(

1)·R9(2)=0时，计数器完成计数功能。下一页返回上一页6.3计数器(2)集成异步计数器芯片74LS290的应用①一位二进制计数器。计数脉冲由CP0端输入，从Q0端输出，如图6-19(a)所示。②异步五进制计数器。计数脉冲由CP1输入，从Q3Q2Q1端输出，如图6-19(b)

所示③8421BCD码异步十进制计数器将Q0端与CP1相连，计数脉冲由CP1端输入，从Q3Q2Q1Q0端输出，如图6-19(c)所示④构成5421BCD码异步十进制加法计数器。将Q3端与CP0相连，计数脉冲由CP1端输入，从低

位到高位输出Q0Q3Q2Q1，如图6-19(d)所示。下一页返回上一页6.3计数器⑤构成六进制计数器。用前面讲过的反馈法获得六进制计数器，如图6-20所示。⑥构成二十四进制计数器。用74LS290芯片构成二十四进制计数器,N=24,就需要两片74LS290，先将每块7

4LS290均连接成8421BCD码十进制计数器，将低位的芯片输出端和高位芯片输入端相连，采用反馈归零法实现二十四进制计数器。需要注意的是，与门的输出要同时送到每块芯片的置0端R0(1)、R0(2)。电路连接如图6-21所示。返回上一页6.4寄存器及其应用寄存器能

够暂时存放二进制代码，在数字系统中，寄存器常用来暂存中间运算结果和指令。移位寄存器不但可存放数码，而且在移位脉冲的作用下，寄存器中的数码可根据需要向左或向右移位。寄存器和移位寄存器被广泛应用于数字系统和数字计算机中。一个触发器能储存1位二进制代码，所以N个触发

器组成的寄存器能储存一组N位的二进制代码。此外，为了实现数码的接收、输出和清零(清除已存放的二进制代码)，还必须有一定的控制电路与触发器配合，这些控制电路通常用逻辑门电路实现。对寄存器中使用的触发器只要求具有置1、置0的功能即可，因而无论是用电平触发的触发器，还

是用脉冲触发的触发器或边沿触发的触发器，都可以组成寄存器。下一页返回6.4寄存器及其应用6.4.1数码寄存器1.数据寄存器的内部结构数据寄存器用以存放二进制代码的电路。如图6-22所示为数码寄存器的示意图，共由4

部分组成:清零、数据选通、数据寄存和三态输出。(1)清零电路中使用的D触发器具有异步清零端,4个D触发器的端同时与清零输入端(与74LS373的MR,74LS194的相当)相连。当为低电平时，4个D触发器的输

出端Q0~Q3皆为零。下一页返回上一页dRMRdRCRCR6.4寄存器及其应用(2)数据选通在输入数据线与D触发器的输入端之间接入一个与门。与门一个输入端接数据线，一个输入端接控制线IE该控制线的电平决定与门是否导通，由此可以控制是否将数据线上

的数据寄存(3)数据寄存D触发器的触发方式为上升沿触发。在图6-22中，触发器的D输入端连接外电路的数据线D0~D3根据D触发器的特性方程Qn+1=Dn，当时钟脉冲CP上升沿到来时，4个D触发器的输Q0Q3Q2Q1=D0D3D2D1。(4)三态输出一

般寄存器都有三态输出。当不需要从寄存器输出端取数据时，下一页返回上一页6.4寄存器及其应用寄存器呈现高阻状态，以不影响与寄存器输出端相连的数据线的状态。触发器的输出端加接一个三态输出的非门，非门的输入端接D触发器的，三态输出控制端接控制线OE。当OE为低电平时，为高阻输出;当OE为高电

平时，三态门的输出等于D触发器的输出。三态门控制端只控制输出端是否为高阻，不影响数据是否写入触发器。2.集成数据寄存器74LS37374LS373是具有8个单独输入端的锁存器,3态驱动总线输出。其引脚如图6-23所示。其功能如表6-8所示。由表6-8可知，当

允许端(LE)是高电平时，锁存器输出将随数据(D)输入端变化;当允许端(LE)是低电平时，输出端将被锁存在已经建立起的数据电平上。下一页返回上一页Q6.4寄存器及其应用74LS373常用于对单片机进行程序存器和数据存储器扩展中，对于MCS-51系列单片机来讲

，在ALE信号的下降沿P0口输出的地址是有效的。因此，在选用地址锁存器时，应注意ALE信号与锁存器选通信号的配合，即应选择高电平触发或下降沿触发的锁存器。本书中选用高电平触发的74LS373。74LS373的时钟端G直接与8051单片机的ALE相连，P0口送出的低8位

地址信息由ALE信号的下降沿进行锁存。当时钟端G由高电平变为低电平时，74LS373锁存低8位地址线A7~A0，触发器的输入信号被锁存于输出端。触发器输出接有三态门，三态输出控制端E为低电平时，三态门通路,E端接地，

以保持输出常通。74LS373与8051的连接如图6-24所示。下一页返回上一页6.4寄存器及其应用6.4.2移位寄存器移位寄存器除了具有存储代码的功能外，还有移位的功能，根据其功能可分为左移寄存器、右移寄存器和双向移位寄存器。故移位寄存器利用其移位功能

可以实现数据串一并行转换、数值的计算以及数据处理等。1.右移寄存器右移寄存器是指寄存器里存储的代码在移位脉冲(时钟脉冲)的作用下依次向右移动的寄存器。如图6-25所示是由上升沿D触发器组成的4位右移寄

存器，其中触发器F3的输入端接收输入信号，其余每个触发器的输入端均与前一个触发器的输出端Q相连。由图6-25可知，这4个D触发器共用一个时钟信号，属于同步时序电路。其工作原理如下。下一页返回上一页6.4寄存器及其应用设串行输入数码D依次为1011，同时设

触发器F0~F3的初始状态都为。，当输入第一个数码1时，D3=D=1，D2=Q3=0,D1=Q2=0,D0=Q1=0，则在第1个移位脉冲CP的上升沿到来时，F3由0态翻转到1态，第一位数码1存入F3中，即Q3=1，其余触发器F2~F0的输入均为0，所以在第1个移位脉冲C

P的上升沿到来时，其输出全为0，这时，寄存器的状态为Q3Q2Q1Q0=1000;当输入第二个数码0时，D3=D=0，D2=Q3=1,D1=Q2=0,D0=Q1=0，则在第2个移位脉冲CP的上升沿到来时

，F3由1态翻转到0态，第二位数码0存入F3中，即Q3=0,Q2=D2=Q3=1,Q1=D1=Q2=0,Q0=D0=Q1=0,寄存器的状态为Q3Q2Q1Q0=0100;依此类推，当输入第3个数码1时，在第3个移位脉冲CP的上升沿到来时，寄存

器的状态为Q3Q2Q1Q0=1010;下一页返回上一页6.4寄存器及其应用同理，当输入第4个数码1时，在第4个移位脉冲CP的上升沿到来时，寄存器的状态为Q3Q2Q1Q0=1101，这样输入的4位串行数码1101全部移入寄存器中。

移位情况如表6-9所示。随着CP脉冲的递增，触发器输入端依次输入数据D，称为串行输入。输入一个CP脉冲，数据向右移动一位。输出有两种方式:数据从最右端Q0依次输出，称为串行输出;Q3Q2Q1Q0端同时输出，称为并行输出。串行输出需要经过8个CP脉冲才能将输入的4个数据全部输出

，而并行输出只需4个CP脉冲。2.左移寄存器左移寄存器是指寄存器里存储的代码在移位脉冲(时钟脉冲)的作用下依次向左移动的寄存器。如图6-26所示是由上升沿D触发器组成的4位左移寄存器其工作原理与右移寄存器

相同，请同学们自己分析。下一页返回上一页6.4寄存器及其应用3.双向移位寄存器双向移位寄存器是既可将数据左移、又可右移的寄存器。它是在左移和右移寄存器的基础上，适当加入一些控制电路和控制信号，构成双向移位寄存器。如图6-

27所示就是一种双向移位寄存器在图6-27中，X是工作方式控制端。当X=0时，实现数据右移寄存功能;当X=1时，实现数据左移寄存功能。DSL是左移串行输入端，而DSR是右移串行输入端。下一页返回上一页6.4寄存器及其应用4.集成双向移位寄存器74LS19474LS

194是四位双向移位寄存器，具有左移、右移、并行置数、保持、清零等多种功能。其引脚如图6-28所示。74LS194各引脚功能如下:D0~D3为并行数码输入端;Cr为异步清零端，低电平有效;SR为右移串行数码输入端，SL为左移串行数码输入端;S1、S0为工作方式控制端;Q3~Q0

为并行数码输出端，CP为移位脉冲输入端74LS194的功能如表6-10所示。从表6-10可以看出，74LS194有如下主要功能。下一页返回上一页6.4寄存器及其应用①置零功能当Cr=0时，双向移位寄存器置零，

即Q3Q2Q1Q0=0000②并行置数功能。当Cr=1,S1S0=11时，在CP上升沿作用下，使D0~D3端输入的数码d0~d3并行送入寄存器，输出Q3Q2Q1Q0=d3d2d1d0显然是同步并行送数。③右移串行送数功能。当Cr=1,S1S0=01时，在CP上升沿作用下，执行右移功

能，SR端输入的数码依次移入寄存器。④左移串行送数功能。当Cr=1,S1S0=10时，在CP上升沿作用下，执行左移功能，SL端输入的数码依次移入寄存器。⑤保持功能。当Cr=1,CP=0，或Cr=1,S1S0=00时

，双向移位寄存器保持原来状态不变。下一页返回上一页6.4寄存器及其应用6.4.3寄存器的应用1.序列信号发生器序列信号是在同步脉冲的作用下按一定周期循环产生的一串二进制信号，如0111…0111，每隔4位重复一次，

称为4位序列信号。序列信号广泛用于数字设备测试、数字式噪声源，或在雷达、通信、遥测、遥控中作为识别信号或基准信号。产生序列信号的电路称为序列信号发生器。如图6-29是用移位寄存器组成的8位序列信号发生器，序列信号数字为00001111。在时钟脉冲的作用下

，其输出波形如图6-30所示。下一页返回上一页6.4寄存器及其应用其电路的工作原理是:把74LS194接成右移方式，右移串行输入信号取自Q3的非。在清零脉冲的作用下，寄存器的Q端全部置为0,SR为1。在时钟信号的作用下，数据右移，为此，Q3的输出为0000111100

001111…00001111。产生序列信号的关键是从移位寄存器的输出端(图6-29中的Q3)引出一个反馈信号送至串行输入端。序列信号的长度(位数)和数值与移位寄存器的位数及反馈信号的逻辑取值有关。由n位移位寄存器构成的序列信号发生

器产生的序列信号的最大长度P=2n。由4位移位寄存器构成的序列信号发生器的一般结构如图6-31所示。下一页返回上一页6.4寄存器及其应用2.用移位寄存器分频在数字系统中，常常需要获得不同频率的时钟或基准信号。其方法一般是对系统主时钟信号进行分频。在

第本章计数器中，我们已讨论了利用计数器实现n分频。另外利用移位寄存器也可以实现固定比的分频。在图6-29的序列信号发生器中，如果从Q3~Q0取得输出可以构成一个八进制计数器。对比一下图6-30中的时钟脉冲波形与Q3的输出波形，不难发现，Q3波

形的频率恰好为时钟波形频率的1/8如果从Q3取得输出，则图6-29的电路构成了一个8分频器显然采用不同的反馈逻辑，可以构成不同固定比的分频器。下一页返回上一页6.4寄存器及其应用3.实现数据的串-并转

换和并-串转换在数字系统中，如果要将数据进行远距离传送，为使设备简单，发送端常常要将并行数据转换为串行数据。接收端接收到数据以后，为使数据处理起来比较快捷，又要将串行数据转换为并行数据。在一般的系统中，这种转换都由超大规模集成电路内部的移位寄存器来完成。在某些实训

或实用系统中，则由具有并入串出与串入并出的移位寄存器来完成下一页返回上一页6.4寄存器及其应用(1)串-并转换如图6-32所示为用74LS194组成的七位串行输入转换为并行输出的电路，该七位串入-并出转换电路的状态表如表6-11所示。(2)并-串转换如图6-3

3所示为用74LS194组成的七位并行输入转换为串行输出的电路，该七位并入-串出转换电路的状态表如表6-12所示。实训8同步计数器1.实训目的①进一步熟悉同步计数器的基本原理和工作过程下一页返回上一页6.4寄存器及其应用②掌握集成计数器74LS161的引脚排列和逻辑功能③掌握用

74LS161采用反馈归零法、预置法和级联法构成任意N进制计数器的方法。2.实训设备和器件双踪示波器、万用表、电子实训台、连续脉冲源、单次脉冲源、逻辑电平开关、逻辑电平显示器,74LS107(JK触发器)4片、74LS

161两片、74LS00(内含4个两输入端与非门),74LS10(内含3个输入端的与非门)、译码显示器(74LS48)。下一页返回上一页6.4寄存器及其应用3.实训内容(1)预习查集成电路手册，熟悉实训中所需各集成器件的功能和管脚排列并记录下来(2)

用JK触发器74LS107构成4位二进制同步加法计数器①参照本章图6-8接线，4个JK触发器的RD接到逻辑开关输出插口，4个JK触发器的时钟脉冲CP接单次脉冲源，输出端Q3Q2Q1Q0接逻辑电平显示输入插口。下一页返回上一页6.4寄存器

及其应用②清零后，逐个送入单次脉冲，观察并列表记录Q3~Q0状态。③将单次脉冲改为1Hz的连续脉冲，观察Q3~Q0状态④将1Hz的连续脉冲改为1kHz，用双踪示波器观察CP、Q3、Q2、Q1、Q0端

波形，描绘之。(3)测试集成同步计数器74LS161的逻辑功能计数脉冲由单次脉冲源提供，清零端、预置数端、数据输入端D3,D2,D1,D0分别接逻辑开关，输出端Q3、Q2、Q1、Q0接实训设备的一个译码显示输入相应插口D,C,B,A;CO接逻辑电平显示插口。按表6-13逐项测试并

判断集成块的功能是否正常。下一页返回上一页CRLD6.4寄存器及其应用①异步清零功能。当异步置零控制端=0，无论其他输入端如何，计数器被置为零，即Q3Q2Q1Q0=00000②同步并行预置数功能。当异步置零

控制端=1，同步置数控制端=0，从输入端D3~D0输入1001,即D3D2D1D0=1001,CP接单次脉冲源，在输入时钟脉冲CP的上升沿，数据输出端D3~D0就会输出1001,即Q3Q2Q1Q0=1

001，在译码显示器上就会显示“9"，如果改变数据输入端D3~D0的预置数为1000，再通过单次脉冲源给CP一个上升沿，在译码显示器上就会显示“8”。依此类推，可以改变数据输入端D3~D0的预置数，观察显示结果。③计数功能。当，CTP=1,CTT=1时，CP端

接单次脉冲源，下一页返回上一页CRCR1LD1CR、LD6.4寄存器及其应用每输入一个上升沿(由单次脉冲源提供)，计数器就加1，完成计数功能。计数器完成二进制加法计数。仅当CTT为1，且Q3Q2Q1Q0=1111时，进位输出CO=

1。④保持功能。当时，且CTP·CTT=0时，设计数器原来的状态Q3Q2Q1Q0=0111，则无论CP状态如何，计数器的输出保持原来的状态，即Q3Q2Q1Q0=0111。(4)利用集成同步计数器74LS161采用反馈归零法组成七进制计数器①画出用反

馈归零法组成七进制计数器的电路连接图。②按所画电路进行实物连接。③验证所连电路的逻辑功能，看完成的是否是七进制计数。下一页返回上一页1LD1CR、6.4寄存器及其应用(5)利用集成同步计数器74LS16

1采用预置数法组成七进制计数器①画出用预置数法组成七进制计数器的电路连接图。②按所画电路进行实物连接。③验证所连电路的逻辑功能，看完成的是否是七进制计数。(6)利用集成同步计数器74LS161采用级联法组成一百进制计数器①画出用级联预置数(级联反馈

归零)法组成一百进制计数器的电路连接图。②按所画电路进行实物连接。③输入1Hz的连续计数脉冲，进行00~99的累加计数，记录结果。下一页返回上一页6.4寄存器及其应用4.实训预习要求①复习有关同步计数器的内容②绘出各实训内容的详细线路图。③拟出各实训内容所需的测试记录表

格。④查手册，给出并熟悉实训所用各集成块的引脚排列图。5.实训报告①画出实训线路图，记录、整理实训现象及实训所得的有关波形，对实训结果进行分析②总结使用集成同步计数器74LS161的体会下一页返回上一页6.4寄存器及其应用

实训9异步计数器1.实训目的①进一步熟悉异步计数器的基本原理和工作过程②掌握集成计数器74LS290的引脚排列和逻辑功能③掌握用74LS290采用反馈归零法、预置法和级联法构成任意N进制计数器的方法。2.实训设备和器件双踪示波器、万用

表、电子实训台、连续脉冲源、单次脉冲源、逻辑电平开关、逻辑电平显示器,74LS107(JK触发器)4片、74LS290两片、74LS08(内含4个两输入端与门)、译码显示器(74LS48)。下一页返回上一页6.4寄存器及其应用3.实训内容(1)

预习查集成电路手册，熟悉实训中所需各集成器件的功能和管脚排列并记录下来。(2)用JK触发器74LS107构成4位二进制异步加法计数器①参照本章图6-16接线，4个JK触发器的RD接到逻辑开关输出插口，最低位J

K触发器的时钟脉冲CP0接单次脉冲源，输出端Q3Q2Q1Q0接逻辑电平显示输入插口。②清零后，逐个送入单次脉冲，观察并列表记录Q3~Q0状态。下一页返回上一页6.4寄存器及其应用③将单次脉冲改为1Hz的连

续脉冲，观察Q3~Q0状态④将1Hz的连续脉冲改为1kHz，用双踪示波器观察CP，Q3、Q2、Q1、Q0端波形，描绘之(3)测试集成异步计数器74LS290的逻辑功能计数脉冲由单次脉冲源提供，清零端R0(1)、R0(2)和置9端S9(1)、

S9(2)分别接逻辑开关，输出端Q3、Q2、Q1、Q0接实训设备的一个译码显示输入相应插口，D,C,B,A接逻辑电平显示插口。按表6-14逐项测试并判断集成块的功能是否正常下一页返回上一页6.4寄存器及其应用①异步置0功能。当S9(1)

和S9(2)不全为1，并且R0(1)=R0(2)=1时，不论其他输入端状态如何，计数器输出Q3Q2Q1Q0=0000，与时钟脉冲CP无关，故称异步置零。②异步置9功能。R0(1)和R0(2)不全为1，并且S9(1)=S9(2)=1时，不论其他输入端状态如

何，计数器输出Q3Q2Q1Q0=1001，与时钟脉冲CP无关，故称异步置9③计数功能。当R0(1)·R0(2)=0，且S9(1)·S9(2)=0时，计数器完成计数功能。当采用二进制计数时，要求R0(1)·R0(2

)=0，且S9(1)·S9(2)=0时，CP0接单次脉冲源，CP1=1，从Q0端输出，此时Q0接逻辑电平显示插口，Q0的输出不是1就是0。连接电路参照图6-19(a)。下一页返回上一页6.4寄存器及其应用当采用异步五

进制计数时，要求R0(1)·R0(2)=0,S9(1)=S9(2)=0，且将CP1接单次脉冲源，从Q3Q2Q1端输出。连接电路参照图6-19(b)。当采用8421BCD码十进制计数时，要求R0(1)·R0(2)=0,S9(1)=S9(2)=0;且将Q0端与CP1相连

，CP0端接单次脉冲源，从Q3Q2Q1Q0端输出。连接电路参照图6-19(c)。当采用5421BCD码异十进制计数时，要求R0(1)·R0(2)=0,S9(1)=S9(2)=0，且将Q3端与CP相连，CP1端接单次脉冲源，从低位到高位输出Q0Q3Q2Q1。连接电路参照图

6-19(d)。下一页返回上一页6.4寄存器及其应用(4)利用集成异步计数器74LS2901采用反馈归零法组成九进制计数器①画出用反馈归零法组成九进制计数器的电路连接图。②按所画电路进行实物连接。③验证所连电路的逻辑功能，看完成的是否是九进制计数。(5)利用集成异步

计数器74LS290采用预置数法组成九进制计数器①画出用预置数法组成九进制计数器的电路连接图。②按所画电路进行实物连接。③验证所连电路的逻辑功能，看完成的是否是九进制计数。下一页返回上一页6.4寄存器及其应用(6)利用集成异步计数器74LS290采用级联法

组成五十进制计数器①画出用级联预置数(或级联反馈归零)法组成五十进制计数器的电路连接图。②按所画电路进行实物连接。③输入1Hz的连续计数脉冲，进行00~49的累加计数，记录结果4.实训预习要求①复习有关异步计数器的内容②绘出各实训内容的详细线路

图。③拟出各实训内容所需的测试记录表格。④查手册，给出并熟悉实训所用各集成块的引脚排列图。下一页返回上一页6.4寄存器及其应用5.实训报告①画出实训线路图，记录、整理实训现象及实训所得的有关波形，对实训结果进行分析②总结使用集成异步计数器74L

S290的体会。实训10移位寄存器1.实训目的①进一步熟悉移位寄存器的基本原理和工作过程②掌握集成移位寄存器74LS194的引脚排列和逻辑功能③掌握集成移位寄存器74LS194的实际应用。下一页返回上一页6.4寄存器及其应用2.实

训设备和器件双踪示波器、万用表、电子实训台、连续脉冲源、单次脉冲源、逻辑电平开关、逻辑电平显示器,74LS194,74LS00,74LS30。3.实训内容(1)预习。查集成电路手册，熟悉实训中所需各

集成器件的功能和管脚排列并记录下来。(2)测试集成移位寄存器74LS194的逻辑功能将Cr,S1,S0,SL,SR,D0,D1,D2,D3分别接到逻辑开关的输出插口;Q0、Q1，Q2、Q3接到逻辑电平显示输入插口;CP端接单

次脉冲源。按表6-15所规定的输入状态，逐项进行测试。下一页返回上一页6.4寄存器及其应用①清零。Cr=0，其他输入均为任意状态，这时寄存器输出Q0、Q1，Q2、Q3均为零。清零后，置Cr=1。②送数。令Cr=S1=S0=1，送入任意4位二进制数，如D0D1D2D3=abcd,加脉冲

CP，观察CP=0,CP由0→1,CP由1→0三种情况下，寄存器输出状态的变化，观察寄存器输出状态变化是否发生在CP脉冲的上升沿。③右移。清零后，令Cr=1,S1=,S0=1，由右移输入端SR送入二进制数码0100，由CP端连续加4个脉冲，观察输出情况，记录之。④左移。先清零或

预置，在令Cr=1,S1=1,S0=0，由左移输入端SL送入二进制数码0110，由CP端连续加4个脉冲，观察输出情况，记录之。下一页返回上一页6.4寄存器及其应用⑤保持。寄存器预置任意4位二进制数码a

bcd，令Cr=1,S1=S0=0，加CP脉冲，观察寄存器输出状态，并做记录。(3)实现数据的串、并转换①串行输入、并行输出。按本章图6-31接线，进行右移串入、并出实训，串入数码自定;改接线路用左移方式实现并行输出。自拟表格，并做记录

。②并行输入、串行输出。按本章图6-32接线，进行右移并入、串出实训，并入数码自定;改接线路用左移方式实现串行输出。自拟表格，并做记录。下一页返回上一页6.4寄存器及其应用(4)实现数据的串、并转换①串行输入、并行输出。按本章图6-32接线，进行右移串入、并出实训，串入

数码自定;改接线路用左移方式实现并行输出。自拟表格，并做记录②并行输入、串行输出。按本章图6-33接线，进行右移并入、串出实训，并入数码自定;改接线路用左移方式实现串行输出。自拟表格，并做记录4.实训预习要求①复习有关寄

存器及串行、并行转换器内容②查阅74LS194,74LS00及74LS30逻辑线路，熟悉其逻辑功能及引脚排列。下一页返回上一页6.4寄存器及其应用③在对74LS194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零?④使寄存器

清零，除采用C,.输入低电平外，可否采用左移或右移的方法?可否使用并行送数法?若可行，如何进行连接?⑤画出用两片74LS194构成的七位左移串/并转换线路⑥画出用两片74LS194构成的七位左移并/串转换线路5.实训报告①分析表6-15的实训结果，总结

移位寄存器74LS194的逻辑功能并写入表格功能“总结”栏中。②分析串-并、并-串转换所得结果的正确性下一页返回上一页6.4寄存器及其应用实训11计数显示器1.实训目的①了解计数器的逻辑功能②学会计数器的使用方法，掌握中规模集成计数器74LS161各管脚功能③熟悉

计数器的一般应用。2.实训设备和器件万用表、逻辑笔、示波器、直流稳压电源。实训器件:实训电路板、二进制计数器74LS161、字符译码器74LS48、共阴极数码管、与非门74LS00各一块，纽扣开关一个下一页返回上一页6.4寄存器及其应用3.实训步骤与要求(1)预习查集成电路手册，

初步了解74LS161,74LS48和数码管的功能，确定74LS161,74LS48,74LS00的管脚排列，了解各管脚的功能(2)焊接电路按实训电路图6-34在实训板上焊接好实训电路，检查电路有无虚焊，确认无误后再接电源。将74LS161的管脚1接一下地。下一页返回上

一页6.4寄存器及其应用(3)电路逻辑关系检测利用开关分别将74LS00的4,2管脚轮流接地，当管脚2每接地一次，用逻辑测试笔(或示波器)测试74LS161的4输出端Q3~Q0的电平，同时观察数码管显示的数字，并将结果填入表6-16中。(4)74LS161

功能测试①异步置零功能。接好电源和地，将清除端接低电平，无论其他各输入端的状态如何，测试计数器的输出端。如果操作无误，Q3~Q0均为0。下一页返回上一页CR6.4寄存器及其应用②预置数功能将接高电平，预置数端接低电平，数据输入端D3~D0置0111，在C

P的上升沿作用后，测试输出端Q3~Q0的电平。如果操作无误，Q3~Q0的数据为0111，说明Q3~Q0的数据已预置到Q3~Q0端③计数和进位功能。将,CTT,CTP端均接高电平，CP端输入单脉冲，记录输出端状态。如果操作正确，每输入一个脉

冲CP，计数器就进行一次加法计数。计数器输入16个脉冲时，输出端Q3~Q0变为0000，此时进位输出端CO输出一个高电平脉冲。④保持功能。将接高电平，CTT和CTP中一个接低电平，其余输入端接任意电平，观

察输出端的状态。如果操作无误，Q3~Q0保持不变。下一页返回上一页CRLDCR、LDLDCR和6.4寄存器及其应用4.实训分析①该实训电路的功能是对输入脉冲的个数(0~9)进行递增计数，并通过译码显示电路将所

计得的脉冲个数显示出来。②如果给表6-16中的4个输出端Q3~Q0测试结果赋值(高电平为1，低电平为0)，将得到9组相应的4位二进制代码(0000~1001)不难发现，利用开关S将74LS00的管脚2每接地一次，即对74LS161输入一个计数脉冲，74L

S161的输出就递增1。这表明74LS161能记录输入脉冲个数，故将其称为计数器。返回上一页图6-1时序逻辑电路的结构框返回图6-2同步时序逻辑电路返回表6-1例6-1的状态转换真值表返回图6-3例6-1的状态图返回图6-4例6-1的波形图返回图6-

5异步时序逻辑电路返回表6-2例6-2的异步时序逻辑电路的状态表返回图6-6例6-2异步时序逻辑电路的状态图返回图6-7例6-2异步时序逻辑电路的工作波形返回图6-8同步二进制计数器返回表6-3图6-8同步二进制计数器的状态表返回图6-9图6-8同步二进制计数器的状态图和时序

图(a)状态图;(b)时序图返回图6-10同步非二进制计数器返回表6-4图6-10同步非二进制计数器的状态表返回图6-11图6-10同步非二进制计数器的状态图和时序图(a)状态图;(b)时序图返回图6-1274LS161的管脚图返回表6

-574LS161的功能表返回图6-13例6-3用74LS161芯片构成十进制计数器(a)构成电路;(b)计数过程(即状态图)返回图6-14例6-4用74LS161芯片构成七进制计数器(a)构成电路;(b)计数过程(即状态图)返回图6-15用两片74LS161级联构成的二十四进制计数器返回图6-1

6异步二进制计数器返回表6-6图6-16异步二进制计数器的状态表返回图6-17图6-16异步二进制计数器的状态图和时序图(a)状态图;(b)时序图返回图6-1874LS290的引脚图返回表6-774LS290的功能表返回图6-1974LS290构成二进制、五进制、十进

制计数器(a)二进制;(b)五进制;(c)8421BCD码十进制;(d)5421BCD码十进制返回图6-2074LS290构成的六进制计数器返回图6-2174LS290构成的二十四进制计数器返回图6-22数码寄存器的示意图返回图6-2374A

S373芯片引脚图返回表6-874LS373的功能表返回图6-2474LS373与8051的连接图返回图6-25由D触发器组成的4位右移寄存器返回表6-9右移寄存器的状态表返回图6-26由D触发器组成的4位左移

寄存器返回图6-27由D触发器组成的4位双向移位寄存器返回图6-2874LS194的引脚图返回表6-1074LS194的功能表返回图6-29由74LS194组成的序列信号发生器返回图6-3074LS194组成的序列信号发生器的输出波形返回图6-31移

位型序列信号发生器原理图返回图6-32七位串入-并出转换电路返回表6-11七位串入-并出转换电路的状态表返回图6-33七位并入-串出转换电路返回返回表6-12七位并入-串出转换电路的状态表返回表6-1374LS161的功能测试表表6-1474LS290的

功能测试表表6-1574LS194的功能测试表返回图6-34计数显示器的电路图返回表6-16返回第7章存储器及集成555定时器7.1随机存储器7.2只读存储器7.3集成555定时器7.1随机存储器存储器是用来存储二进制数的器件，采用半导体材料做成。根据使用功能的不同，半导体存储器

可分为随机存储器(RandomAccessMemory,RAM)和只读存储器(Read-OnlyMemory，ROM)。7.1.1随机存储器的结构及工作原理随机存储器简称RAM，它由存储单元和读/写电路组成，根据需要可以将二进制数据存入到指定的存储单元，又能从指定的存储

单元读出数据。RAM的缺点是数据易丢失，即一旦断电，所存的数据全部丢失。RAM分为静态存储器(SRAM)和动态存储器(DRAM)。下一页返回7.1随机存储器1.RAM的基本结构如图7-1所示，RAM

由地址译码器、存储矩阵、读/写控制器等几部分组成，各个部分电路的作用分别如下。①地址译码器:对输入的地址码进行译码，以便唯一地选择存储矩阵中的一个存储单元。译码方式有单译码、双译码两种。单译码方式是指RAM中只设有一个译码器，n条地址线输入，经译码后产

生2n种不同的输出，每一种输出对应一条连线，称为字线;双译码方式是将地址线分成行地址线和列地址线，经译码器译码，分别产生行字线(X)和列字线(Y)，由它们共同指定欲选择的存储单元。下一页返回上一页7.

1随机存储器②存储矩阵:由许多存储单元构成，每个存储单元只可以写入或读出一位二进制数。③读/写控制器:对指定的存储单元进行写入或读出数据。r:条地址线经地址译码器产生2n条字线，每条字线对应存储矩阵中的一行存储单元(

共M个)，存储矩阵中的每个存储单元可以存放1位二进制数(0或1)，存储器的容量可表示为:存储容量=字数×位数=2n×M。容量的计算单位是二进制位(bit),8个二进制位叫做一个字节(Byte)，也就是8bit=1Byte,1024个字节叫做1KB,1024KB

叫做1GB,1024GB叫做1TB。下一页返回上一页7.1随机存储器如图7-2所示，共有8条地址线A0~A7，其中A0~A4为行地址线，产生25=32条行字线;A5~A7为列地址线，产生23=8条列

字线，每一条列字线同时对应4个存储单元(即4位二进制数)，故存储容量=32行字×8列字×4位=256×4位的存储器若地址A0~A7=00011111，经行、列译码器分别对输入的地址进行译码后输出X31=1,Y0=1，指定(选中)图中用黑色小方块表示的4个存储单元，可以根据需要对它们进行读出/写入

操作。下一页返回上一页7.1随机存储器2.RAM的存储单元及工作原理存储单元是存储器的核心部分，按工作方式不同可分为静态存储单元和动态存储单元两类，相应构成的存储器称为静态存储器SRAM和动态存储器DRAM，下面分别介

绍。(1)六管静态存储单元如图7-3所示是由6只NMOS管(T1~T6)组成的存储单元存储器工作时，T1,T2可以看做电阻，相当于T3,T4的负载，T3,T4的输入与输出交叉连接，构成基本RS触发器，作为数据的存储单元。下一页返回上一页7.1随机存储器由T3,T4构成的基本RS触发

器的状态决定存储单元的状态，当T3饱和导通、T4截止时，Q=1，为1状态;当T4饱和导通、T3截止时，Q=0，为0状态。由行字线控制T5、T6门控管的导通或截止，从而控制触发器输出端与位线之间的连接状态;由列字线控制T7、T8门控管的导通或截止，从而控制位线与数据线之间的通断状态。

当存储单元所在的行字线和列字线都为1时，该单元才与数据线接通，即该存储单元才能被指定(选中)，这时可以通过读写电路对它进行读或写数据。下一页返回上一页7.1随机存储器(2)单管动态存储单元单管动态RAM的存储单元电路如图7-4所示，CS为存储电容，T为N

MOS管，相当于电子开关，C0为电路的分布电容，读/写原理如下。①写数据:字线=1,T导通。当写入数据1时，D=1，高电平经过T对CS充电，CS被充电，积累有电压，相当于存入数据1;当写入数据0时，D=0，位线为低电平(假设原来CS已存入了1),CS经过T

对位线进行放电，CS的电压为0V，相当于电容存入数据0。显然，存储单元是通过电容上有无电压来表示存入的是数据1还是数据0的。下一页返回上一页7.1随机存储器②读数据:字线=1,T导通。如果CS上没有电压(即为数据0)，则D=0，

表示读出数据0，如果CS上有电压(即为数据1),CS对C0放电，则D=1，表示读出数据1。值得注意的是，CS在放电过程中，它的电压部分转移到C0，会造成CS的电压减少，为了保持CS的电压不变，读出数据1后，必须由专门的电路及时给CS补充电

压，才能保持数据1不变，这个过程称为“刷新”。下一页返回上一页7.1随机存储器7.1.2集成随机存储器2114A,2116的介绍1.2114AIntel2114A是1K×4位SRAM，其结构图、引脚排列分别如图7-5和图7-6所示。2114A采

用双地址译码方式，A0~A9是地址码输入，其中A0~A5为行地址码，经译码后产生26=64条行字线，每次选中存储矩阵一行存储单元;A6~A9为列地址码，经译码后产生24=16条列线，每次选中存储矩阵中的4个存储单元(如

图7-2所示的4个黑色方块)。故它的总容量=64行字×16列字×4位=1024×4位。D0~D3是数据输出线，共有4条(位);是片选控制端，低电平有效;是读/写入控制端，为低电平时，芯片处于写入状态，为高电平时，芯片处于读出状态。CS下一页返回上一页W/RW/RW/R7.

1随机存储器2.2116Inte12116是16K×1位DRAM，是单管动态存储芯片，其引脚排列图、结构图分别如图7-7和图7-8所示。它采用3种电压供电，即VDD为+12V,VCC为+5V,VBB为-5V,VSS为接地端。16

K×1位的存储矩阵应该有14条地址线，但在图7-7中只有7条地址线，它是通过采用地址线分时复用技术来实现A0~A13共14个地址码的传送。具体做法是:当行地址选通信号=0时，将A0~A6作为行地址码送入行地址锁存译码器，产生12

8条行字线，选中一行(128个存储单元);下一页返回上一页RAS7.1随机存储器当列地址选通信号=0时，将A7~A13作为列地址码送入列地址锁存译码器，产生128条列字线，选中一行128个存储单元中的一个(1位)，此时若=1(读操作有效

)，则被选中的存储单元的数据经放大器放大后，在定时控制发生器及写信号锁存器的控制下送入I/O电路由Dout输出;若=0(写操作有效)，待写入的数据由Din输入。定时控制发生器负责刷新操作，发生器受控制，芯片无专门的片选信号，行地址选通信号兼有片选功

能，且在整个读写周期中均处于有效状态。下一页返回上一页CASWERASWECASRAS、7.1随机存储器7.1.3随机存储器的扩展方法及应用在实际应用中，经常需要大容量的RAM。在单片RAM芯片容量不能满足要求时，需要将其进行扩展，即将多片RAM按照一定的连接方式组合起来构成RAM系统

，扩展的方式有3种，即位扩展、字扩展、位和字同时扩展。1.RAM的容量扩展方法(1)确定扩展性质(即判定是扩字还是扩位)和扩展所需的芯片数量假设扩展后的容量=N字×M位，采用的芯片的规格=n字×m位，则所需要的芯片数量P=(N/n)字×(M/m)位

=a×b(片)，有以下4种可能的情况。下一页返回上一页7.1随机存储器①如果a=1,b=1，则P=1，无须扩展②如果a≠1,b=1，则P=a片，须扩字，用a片芯片③如果a=1,b≠1，则P=b片，须扩位，用b片芯片④如果a≠1,b≠1，则P=a×b片

，须字和位同时扩展，其中a片芯片用于扩字，b片芯片用于扩位。(2)画出扩展连线图①位扩展时，将地址线、线、线分别并联，数据线按低位到高位进行编号。下一页返回上一页CSWR/7.1随机存储器②字扩展时，将数据线、线、

地址线从低位到高位分别进行同类并联，余下的高位地址线用于产生CS片选控制信号。此时可以根据芯片的数量多少，通过辅助电路如非门、译码器等来产生CS片选控制信号。③字和位同时扩展时，一般首先扩位，再扩字，方法分别同上。2.位

扩展例7-1用8片1024(1K)×1位RAM构成的1K×8位RAM解:(1)扩展后的容量=1K×8位，芯片的规格=1K×1位，P=(1K×8)/(1K×1)=1×8，因为a=1,b=8，所以需用8片芯片进行扩位(2)将地址线A0~A7,控制线()分别并联，数据

线按照低位到高位进行编号即D0~D7,扩展结果如图7-9所示。下一页返回上一页CSWR/、WR/7.1随机存储器3.字扩展字扩展是通过控制CS片选信号来实现的，CS片选信号的产生办法与控制后所需的地址线数量有关，即扩展后的字数=2C，如扩展后的字数为4K字，则4K=22×210=2C，可知

C=10+2=12(条)，通常C的值大于芯片的地址线数量，利用余下的地址线数，配合辅助的电路可以产生CS信号，下面举例说明。下一页返回上一页7.1随机存储器例7-2用8片芯片构成的8K×8位RAM解:1K×8位的芯片的字数为1K，则1K=210=2C,C=10(条)，而扩展

后的容量为8K字，则8K=23×210=2C,C=10+3=13(条)，可见余下的3条高位地址线(A10、A11、A12)可用于产生片选控制信号，本题利用74LS138译码器产生8个信号分别作为8片RAM的片选控制信号，将数据线、、A0~A7地址线分别进行

同类并联，扩展结果如图7-10所示。下一页返回上一页WR/7.1随机存储器4.位和字同时扩展例7-3用规格为1K×4位的2114A芯片进行扩容为2K×8位解:扩展后的容量=2K×8位，芯片的规格=1K×4位，P=(2

K×8)/(1K×4)=2×2，因为a=2,b=2，所以需用4片芯片进行字和位的同时扩展。如图7-11所示，第1、2片位扩展得到A组1K×8位，第3、4片位扩展得到B组1K×8位，然后再将A、B组进行扩字，因为目标容量的字数为2

K=21×210,可见总的地址数量为11条，而每一片2114A芯片只有10条地址线，所以余下的1条地址线利用一个非门产生片选信号，实现字扩展。返回上一页7.2只读存储器7.2.1只读存储器的分类只读存储器，简称ROM，一般事先由专用装置(编程器)写入数据，工作

时读出其中数据，常用于存储数字系统及计算机中不需改写的数据，按照数据写式特点不同，ROM可分为以下几种:固定ROM(也称掩膜ROM、可编程ROM(简写成PROM)、可擦可编程ROM，可擦可编程ROM又可分为电写入紫外线擦除ROM(简写成EPROM)和电写入电擦除ROM(简写成EEP

ROM或E2PROM)。下一页返回7.2只读存储器7.2.2只读存储器的结构及工作原理固定ROM在制造时，厂家利用掩膜技术直接把数据写入存储器中，ROM制成后，其存储的数据也就固定不变了，即只有生产

厂家才能对ROM进行编程，而且只能进行一次，用户对这类芯片无法进行任何修改1.固定ROM的结构及工作原理(1)ROM的一般结构如图7-12所示，ROM的一般结构与RAM的一般结构类似，主要的区别在于存储单元的结构不同。下一页返回上一页7.2只读存储器(2)二极管ROM的结构如图7-

13所示，二极管ROM的结构由一个二线-四线地址译码器和一个4×4的二极管存储矩阵组成。存储矩阵由二极管组成或门，其输出为D0~D3。A0,A1输入的地址码，可产生4条(W0~W3)字线，用于选择存储的内容。在W0~W3中，任一为高电平时

，在D0~D3线上输出一组4位二进制代码数据的储存是靠二极管来完成的，二极管处在字线和位线之间，有二极管的地方代表储存数据1，没有二极管的地方代表储存数据0。为了简化，通常用圆点表示二极管，即表示数据1。二极管数量

以及连接位置是根据设计要求来制造完成的，用户无法修改。下一页返回上一页7.2只读存储器存储器的数据读出是通过输入地址码来实现的。例如，当A1A0=00时，只有字线W0为高电平，其余字线都为低电平，只有与字线W0相连接的两个二极管导通，这时D3D2D1D0=1010;同理当A1A

0=01/10/11时，D3D2D1D0=0100/1100/1011,如表7-1所示。换言之，1010,0100,1100,1011这4个数据已经存储在ROM中，只要输入地址码A1A0，就可以将所需的数据取出来。2.PROM的结构及工作原理(1)PROM的存储单元结构以三极管和熔丝组成

的存储电路为例进行说明PROM的存储单元结构。如图7-14所示，三极管T的基极与字线相连，集电极接VCC，下一页返回上一页7.2只读存储器发射极通过熔丝与位线相连。(2)数据写入原理如图7-15所示，

用户写入数据时，编程器使选中的存储单元的字线为高电平，在此基础上，如果写入数据0,编程器使位线为低电平，T导通，流过熔丝的电流较大，将熔丝烧断(一旦烧断，不可恢复，故只能编程一次)，使字线和位线再无法连通，即存入数据。;如果写入数据1,编程器使位线为高电平，T

截止，熔丝保持原状，使字线和位线相连通，即存入数据1。编程过程中各个部件之间的相互关系如表7-2所示实际上，PROM在出厂时，存储内容全为1，用户可根据自己的需要，利用编程器将某些单元改写为0，编程前后对照情况如图7-15所示。下一页返回上一页

7.2只读存储器(3)数据读出原理由以上分析可知，当被选中的存储单元的字线为高电平时，如果熔丝完好，则在位线输出数据1;如果熔丝已经烧断，则在位线输出数据0。3.EPROM的结构及工作原理如图7-16所示，图中T1,T2,T3均为MOS管，其中T3的栅极被绝缘

的二氧化硅包围，无导线引出，处在悬浮状态，故称为“浮栅”，T1,T2属于增强型N沟道MOS管，T1的作用相当于一个电阻,T2为开关管。下一页返回上一页7.2只读存储器EPROM在出厂时，T3的浮栅不带电，T3处于截止状态。通电时，T1导通将VCC引到位线上，使位线为高电平，即所有

存储单元都为1状态;编程时字线为1，同时编程电压使T3的浮栅充电，编程结束后，尽管撤除了电源，但浮栅上的电荷无法泄放，T3总处于导通状态，如果位线为1，则T2导通，相当于把位线与地相连，即存入数据0。当用紫外光源照射到EPROM感光玻璃窗口时，T3浮栅上的电荷在紫外光的照

射下形成光电流被泄漏掉，使电路恢复到初始状态，相当于擦除了所有写入的数据，如美国ATMEL公司的生产27C010,27C512等，以27开头的芯片均是EPROM。如图7-17所示是EPROM的实物图。下一页返回上一页7.2只读存储器

4.E2PROM的结构及工作原理E2PROM也是采用浮栅技术生产的可编程ROM，但是其存储单元采用隧道MOS管，利用隧道MOS管的浮栅是否存有电荷来存储二值数据。隧道MOS管是用电擦除的，并且擦除的速度要快得多，其

存储电路工作原理略。E2PROM具有ROM的非易失性，又具备类似RAM的功能，可以随时改写，可重复擦写1万次以上，如美国ATMEL公司生产的28C010,29C010,29C020,29C040等，以29开头的芯片均是

E2PROM。下一页返回上一页7.2只读存储器值得一提的是，当前常用的存储器当中有一种叫做快闪存储器(FlashMemory)，其实物图如图7-18所示。它的存储单元也是浮栅型MOS管，与E2PROM不同的是快闪存储器中数据的擦除和写入是分开进行的，一般可以擦除/写入

100次以上。目前的电脑主板上都采用了Flash-ROM存储器来存放基本输入/输出文件(BIOS)，因为Flash-ROM像E2PROM一样，可以通过编程软件改写其中的内容。美国ATMEL公司生产的29C040、中国台湾Winhond公司生产的29C

020和美国Intel公司生产的28F010的芯片都是Flash-ROM。Flash-ROM还应用于手机、数码相机、DVD影碟机等数码电子产品之中。下一页返回上一页7.2只读存储器7.2.3集成只读存储器集成只读存储器的芯片类型较多，但基本电路结构

相似，这里以Intel公司生产的型号为2716的EPROM为例进行介绍。2716的引脚图如图7-19所示，其各引脚的功能如下。A0~A10:11条地址线，即总字数为211=2K采用双地址寻址方式，其中A3~A10为行地址，共8条，对应28=25

6条行字线;A0~A2为列地址，共3条，对应23=8条列字线D0~D7:8位双功能数据线，正常工作时作为输出线输出数据，编程时作为输入线输入数据。下一页返回上一页7.2只读存储器VCC和GND:+5V工作电源和地:片选控制端。当=0时，芯片被选中，处于工作状态;当

=1时，芯片处于维持状态;当送入50ms宽的编程脉冲正信号时，可对芯片进行编程(引脚18为):数据输出控制端。当=0时，允许从芯片读出数据;当=1时，禁止从芯片读数据(引脚20为)VPP：编程高电压输入端。当VPP=+5V时，芯片处在正常工作状态;当VPP=+25

V时，可对芯片编程(引脚21为VPP)。根据,VPP的不同状态，2716有5种可能的工作状态，具体如表7-3所示。下一页返回上一页CSOEOECS、OECSCSCSCSOEOE7.2只读存储器7.2.4PROM的应用从PROM的逻辑结构可知，它由与门阵列和或

门阵列两个部分组成，与门阵列是地址全译码器，输出地址变量的全部最小项;或阵列存可以完成有关最小项的或运算。假如从PROM的地址变量输入端输入某一逻辑函数的变量，在对存储矩阵进行编程的条件下，RPROM的输出端得到的是具有与-或逻辑功能的

表达式。因为所有的组合逻辑函数都可以变换为与-或逻辑表达式的形式，所以利用PROM可以实现任何组合逻辑函数。用PROM实现逻辑函数的方法步骤如下。①将逻辑函数变换为最小项与-或逻辑表达式下一页返回上一页7.2只读存储器②确定芯片的规格③画出存储矩阵图④对芯片

进行编程例7-4试用PROM实现下列函数下一页返回上一页DBCACDABDCABYDABCDCABDCBADBCACDBACDBAYACDBCYABCCBACBACBAY43217.2只读存储器

(1)将逻辑函数变换为最小项与-或逻辑表达式Y3已经符合标准，只需将Y1、Y2、Y4变换为最小项与-或逻辑表达式后得到:Y1=∑m(2,3,4,5,8,9,14,15)Y2=∑m(6,7,11,14,15)Y

3=∑m(0,3,6,9,12,14)Y4=∑m(6,11,12,13,15)下一页返回上一页7.2只读存储器(2)确定芯片的规格函数的每个最小项有4个变量(A,B,C,D)，将其作为地址变量输入译码后产生的字数为24=16字;有4个函数(Y1,Y2,Y3,Y4)

作为输出，数据位数为4位，所以选用16字×4位容量的PROM(3)画存储矩阵图(见图7-20)(4)对芯片进行编程(略)下一页返回上一页7.2只读存储器7.2.5ROM容量的扩展ROM容量的扩展方法与RAM的容量扩展方法

基本相同，下面举例说明。1.位扩展例7-5用规格为8K×8位的2764芯片扩展成16K×16位解:①扩展后的容量=16K×16位，芯片的规格=8K×8位，P=(8K×16)/(8K×8)=1×2，因为a=1,b=2，所以，需用2片芯片进行扩位

下一页返回上一页7.2只读存储器②将地址线A0~A12,控制线()分别进行同类并联，数据线按低位到高位进行编号即D0~D15,扩展结果如图7-21所示。2.字扩展例7-6用规格为8K×8位的2764芯片扩展成64K

×8位容量。解:扩展后的容量为64K字，则64K=26×210=2C，C=6+10=16(条)，而2764的容量为8K×8位的字数为8K，则8K=23×210=2C,C=3+10=13(条)，可将余下的3条高位地址线(A13、A14、A15)用于产生片选控制信号，本题利用74

LS138译码器产生8个信号分别作为8片ROM的片选控制信号，将数据线、线、A0~A7地址线分别进行同类并联，扩展结果如图7-22所示。返回上一页OECSOE、7.3集成555定时器555定时器是一种电路结构简单且有多种用

途的单片中规模集成电路。该电路使用灵活、方便，只需外接少量的阻容元件就可以构成单稳、多谐和施密特触发器，因而在波形的产生与变换、测量与控制、家用电器和电子玩具等许多领域中都得到了广泛的应用。一般双极型定时器具有较大的驱动能力，

而CMOS定时电路具有低功耗、输入阻抗高等优点。555定时器工作的电源电压很宽，可承受较大的负载电流。双极型定时器电源电压范围为5~16V,最大负载电流可达200mA;CMOS定时器电源电压变化范围为3~1

8V,最大负载电流在4mA以下。通常，TTL单定时器型号的最后3位数码都是555，双定时器型号的最后3位数码都是556,CMOS产品型号的最后4位数码都是7555，它们的结构、工作原理以及外部引脚排列基本相同。下一页返回7.3集成555定时器7.3.1555定时器

的电路组成及其功能1.电路组成由图7-23可以看出555定时器的电路组成如下①由3个阻值为5kΩ的电阻组成的分压器②两个电压比较器C1和C2③基本RS触发器④放电三极管T及缓冲器G下一页返回上一页7.3集成555定时器2.工作原理当5脚悬空时，比较器C1

和C2的基准电压分别为2/3VCC和1/3VCC①当VⅠ1>2/3VCC,VⅠ2>1/3VCC时，比较器C1输出低电平，C2输出高电平，基本RS触发器被置0，放电三极管VT导通，输出端V0为低电平。②当VⅠ1<2/3VCC,VⅠ2<1/3VCC时，比较器C1

输出高电平，C2输出低电平，基本RS触发器被置1，放电三极管VT截止，输出端V0为高电平。③当VⅠ1<2/3VCC,VⅠ2>1/3VCC时，比较器C1输出高电平，C2输出高电平，即基本RS触发器R=1,S=1，触发器状态不变，电路也保持原状态不变。由于阈值输入端(VⅠ1)为高电平(>2

/3VCC)时，定时器输出低电平，因此也将该端称为高触发端(TH)。下一页返回上一页7.3集成555定时器由于触发输入端(VⅠ2)为低电平(<1/3VCC)时，定时器输出高电平，因此也将该端称为低触发端(TL)。如果在电压控制端(5脚)施加一个外加电压(

其值在0~VCC),比较器的参考电压将发生变化，电路相应的阈值、触发电平也将随之变化，并进而影响电路的工作状态。另外，当为低电平时，不管其他输入端的状态如何，输出V0为低电平，即的控制级别最高。正常工作时，一般应将其接高电平。3.功能555定时器的功能如表7-4所示。下一页返回上一页DRD

R7.3集成555定时器7.3.2用555定时器构成施密特触发器施密特触发器具有回差电压特性，能将边沿变化缓慢的电压波形整形为边沿陡峭的矩形脉冲。1.电路构成如图7-24，将定时器555的阈值输入端和触发输入端连在一起，作为触发信号VⅠ的输入端，并从输出端取输出VO1，便构成了一个反相输

出的施密特触发器。下一页返回上一页7.3集成555定时器2.工作原理①当VⅠ=0V时，VO1输出高电平②当VⅠ上升到2/3VCC时，输出低电平。当VⅠ继续下降0V时，电路的这种状态不变持不变。图中，R、VCC2构成另一输出端VO2，其高电平可以通过改变VCC2进行调节。③当VⅠ

上升到1/3VCC时，电路输出跳变为高电平。而且在VⅠ继续下降到0V时，电路的这种状态不变。图中，R、VCC2构成另一输出端VO2，其高电平可以通过改变VCC2进行调节。下一页返回上一页7.3集成555定时器3.电压滞回特性和主要参数施密特触发器的电压滞回特性如图7

-25所示。施密特触发器的主要静态参数如下。①上限阈值电压VT+—VⅠ上升过程中，输出电压V0由高电平VOH跳变到低电平VOL时，所对应的输入电压值VT+=2/3VCC。②下限阈值电压VT-—VⅠ下降过程中

，V0由低电平VOL跳变到高电平VOH时，所对应的输入电压值VT-=1/3VCC。下一页返回上一页7.3集成555定时器③回差电压△VT回差电压又叫滞回电压，定义为△VT=VT+-VT-=1/3VCC若在电压控制端VIC(5脚)外加电压VS，则将有VT+=VS,VT-=VS/2,△V

T=VS/2，而且当改变VS时，它们的值也随之改变。由电压传输特性可知，该电路具有反相输出特性。下一页返回上一页7.3集成555定时器7.3.3用555定时器构成单稳态触发器单稳态触发器具有下列特点:第一，它有一个稳定状态和一个暂稳状态;第二，在外来触发脉冲作用下

，能够由稳定状态翻转到暂稳状态;第三，暂稳状态维持一段时间后，将自动返回到稳定状态。暂稳态时间的长短，与触发脉冲无关，仅决定于电路本身的参数。单稳态触发器在数字系统和装置中，一般用于定时(产生一定宽度的脉冲)、整形(把不规则的波形转换成等宽、等幅的脉冲)以及延时

(将输入信号延迟一定的时间之后输出)等。下一页返回上一页7.3集成555定时器1.电路构成将定时器555的触发输入端作为触发信号VⅠ的输入端，放电管T的集电极通过电阻R，组成了一个反相器，其集电极通过电容C接地，便构成了一个单稳态触发器。R和C为定时元件。如图7-2

6所示。2.工作原理(1)无触发信号输入时电路工作在稳定状态当电路无触发信号时，VⅠ保持高电平，电路工作在稳定状态，即输出端V0保持低电平，555内放电三极管VT饱和导通，管脚7“接地”，电容电压VC为0V。下一页返回上一页7.3集成555定时器(2)VⅠ下降沿触发

当VⅠ下降沿到达时，555触发输入端(2脚)由高电平跳变为低电平，电路被触发，V0由低电平跳变为高电平，电路由稳态转入暂稳态。(3)暂稳态的维持时间在暂稳态期间，555内放电三极管VT截止，VCC经R向C充电。其充电回路为VCC→R→C→地，时间常数τ1=RC，电容电压VC由

0V开始增大，在电容电压VC上升阈值电压2/3VCC之前，电路将保持暂稳态不变。下一页返回上一页7.3集成555定时器(4)自动返回(暂稳态结束)时间当VC上升至2/3VCC值电压阈值2/3VCC时，输出电压VO由高电平跳变为

低电平，555内放电三极管VT由截止转为饱和导通，管脚7接地，电容C经放电三极管对地迅速放电，电压VC由2/3VCC迅速降至0V(放电三极管的饱和压降)，电路由暂稳态重新转入稳态。下一页返回上一页7.3集成555定时器(5)恢

复过程当暂稳态结束后，电容C通过饱和导通的三极管VT放电，时间常数τ2=RCESC，式中RCES是VT的饱和导通电阻，其阻值非常小，因此τ2的值也非常小经过(3~5)τ2后，电容C放电完毕，恢复过程结束恢复过程结束后，电路返回到稳定状

态，单稳态触发器又可以接收新的触发信号。单稳态触发器输出的脉冲宽度tW为暂稳态维持时间，它实际上为电容C上的电压由0V充到2/3VCC所需的时间，可用下式估算:tW=RCln3=1.1RC返回上一页图7-1单译

码RAM的一般结构图返回图7-2双译码RAM的结构图返回图7-3六管静态存储单元返回图7-4单管动态存储单元(a)写入数据;(b)读出数据返回图7-52114A结构图返回图7-62114A引脚排列图返回图7-72116引脚排列图返回图7-82116结构

图返回图7-9RAM的位扩展返回图7-10RAM字扩展返回图7-11RAM字和位同时扩展返回图7-12ROM的一般结构返回图7-134x4二极管ROM的结构图返回表7-14x4二极管ROM的输入输出关系返回图7-14三极管熔丝式PROM存储单元结构返

回表7-2PROM的编程过程返回图7-15PROM编程前后对比返回图7-16浮栅型EPROM存储单元结构返回图7-17EPROM实物图返回图7-18Flash-ROM实物图返回图7-192716的引脚排列图返回表7-32716的5种工作状态返回图7-20PROM存储矩

阵连线图返回图7-212764位扩展返回图7-222764字扩展返回图7-23555定时器工作原理和电路符号(a)工作原理;(b)电路符号返回表7-4555定时器的功能返回图7-24555定时器构成的施密

特触发器(a)电路图;(b)波形图返回图7-25施密特触发器的电路符号和电压传输特性(a)电路符号;(b)电压传输特性返回图7-26用555定时器构成的单稳态触发器及工作波形返回第8章数/模和模/数转换8.1概述8.2数/模转换器8.3模/数转换器8.

1概述数模转换(D/A)是将数字量转换为模拟电量(电流或电压)，使输出的模拟电量与输入的数字量成正比，实现这种转换功能的电路叫数模转换器，简称DAC;模数转换(A/D)则是将模拟电量转换为数字量，使输出的数字量

与输入的模拟电量成正比，实现这种转换功能的电路称为模数转换器，简称ADC。下一页返回8.1概述DAC和ADC是数字控制系统中不可缺少的组成部分，也是计算机用于工业控制的输入、输出接口电路，典型数字控制系统框图如图8-1所示。在采用计算机对工业生产过程进行控制时，计算机只能接收和处理数字信

号，也只能输出数字信号，因此在用计算机处理模拟量之前，必须要把这些模拟量(如工业过程中的温度、压力、流量等物理量)转换成数字量，才能由计算机系统处理.而计算机处理后的数字量也必须再还原成相应的模拟量，才能实现对模拟系统的控制。除了

工业生产控制，ADC和DAC还是数字通信和遥控遥测系统中不可缺少的组成部分;ADC是所有数字测量仪器仪表的核心组成部分。返回上一页8.2数/模转换器8.2.1D/A转换器的基本概念D/A转换器(DAC)是用以接收数字信息，输出一个与输入的数字量成正比的电压或电流的电路。DAC输入

、输出关系如图8-2所示。1.转换特性DAC的转换特性是指其输出模拟量与输入数字量之间的转换关系。理想的DAC转换特性应是使输出模拟量与输入数字量成正比。如DAC输入的是一个n位二进制数D(各位

系数分别为Dn-1、Dn-2、...,D1、D0，则D的数值应为(8-1)下一页返回1000112-n2-n1-n1-n2)2D2D2D2(DDniiiD8.2数/模转换器DAC电路的输出电压u0和输出电流i0应该是

与D成正比的模拟量，即(8-2)(8-3)式中，ku和ki为转换比例系数，上式为转换特性表达式。如图8-3所示为输入三位二进制数的DAC电路的转换特性曲线(u0-D或i0-D曲线)。下一页返回上一页1001002DD2DDniiiiiniiiuukkikku8.2数/模

转换器2.集成D/A转换器的结构及分类各种类型的集成DAC器件多由参考电压源、电阻网络和电子开关3个基本部分组成。按电阻网络的结构不同.可将DAC分成权电阻求和网络DAC,R-2RT形电阻网络DAC,R-2R倒T形

电阻网络DAC等几类。由于权电阻求和网络中电阻值离散性太大，精度相对较低，因此在集成DAC中很少用;R-2R倒T形电阻网络DAC在集成芯片中要比R-2RT形电阻网络DAC应用得广泛。按电子开关的电路形式不同，集成DAC可分成CMOS开关DAC和

双极型开关DAC。双极型开关DAC又有三极管电流开关型和ECL电流开关型之分，在速度要求不高的场合可选用CMOS开关DAC，在速度要求较高的场合可选用三极管电流开关型DAC，在速度要求很高的场合，则要选择ECL电流开关型DAC.下一

页返回上一页8.2数/模转换器8.2.2D/A转换电路1.CMOS开关倒T形电阻网络D/A转换器因为R-2R倒T形电阻网络DAC应用最为广泛，我们就以其为例介绍其工作原理。常用的CMOS开关倒T形电阻网络DAC型号很多，如AD7520,AD7521,DAC1020,DAC1021,DAC

1220,DAC1221等。下面以实用芯片AD7520为例介绍。(1)电路结构AD7520是10位CMOS开关倒T形电阻网络DAC，其原理电路如图8-4所示，基准电压VREF需外接，芯片有10个输入端，下一页返回上一页8.2数/模转换器分别输入十位二进制数D9~D0，它

们分别控制10个CMOS电子开关S9~S0。当Di=1时，电子开关S接或输出端，当Di=0时，电子开关Si接地。如要转换为模拟电压信号u0，还需外接运算放大器(点画线框内为内部电路，点画线框外为外接电路)，AD7520内部有反馈电阻RF=R=10kΩ，集成运放负反馈电路可用它，也可外接其他阻值的

电阻。AD7520集成电路的基准电源VREF电压一般取+10V。(2)倒T形CMOS电阻网络转换原理由图8-4可见，R-2R倒T形电阻网络有n=10位二进制数输入，有10个节点，从节点0向右看有电阻2

R，从节点1向右看，也有等效电阻Eeq=R+2R//2R=2R;下一页返回上一页8.2数/模转换器依此类推，每个节点向右，均有等效电阻2R。电路中的电子开关均由输入的二进制数码来控制，数码为0时，则电子开关接地;数码为1时，则电子开关接运算放大器虚地点所以

，从各节点向地看，等效电阻均为R，这样，从基准电压VREF流出的电流I=VREF/R保持恒定。此电流每经过一个节点，分为相等的两路电流流出，故流过2R电阻的电流从高位到低位依次为:I/2(I/21),I/4(I/22),I/8(I/23),

...,I/28,1/29,I/210。若VREF保持恒定不变，则每个支路的电流为恒流，并且其电流值与数字量的位权成正比。当某位输入数字Di=1时，该位电子开关Si将2R中的电流引向运算放大器虚地，当Di=0时，Si将电流通入地，故图8-4中的电子开关又称为电流开关.下一页返回上一页

8.2数/模转换器综上所述，在图8-4所示电路中，流入运算放大器虚地的总电流i0为(8-4)式中，D为输入二进制数的数值下一页返回上一页D222)2D2D2D2D2D(22D2D2D2D2D1090100011778899101009127

1890RVDRVIIIIIIiREFiiiREF8.2数/模转换器可见，模拟输出电流i0(流入运算放大器虚地)与10位二进制数的数值(即数字量)成正比，实现了D/A电流的转换，其转换比例系数为(8-5)接入运

算放大器后，则可将数字量转换为模拟电压，运放的输出电压为(8-6)RVki10REF2下一页返回上一页DRVDRVDDDDDRVRRiuiiiFF10FREF9010FREF001177889910REF002R22R)2222

2(28.2数/模转换器因此，电压转换比例系数为(8-7)若采用AD7520内部反馈电阻RF=R=10kΩ，则(8-8)下一页返回上一页RRVkFu10REF210REF2Vku8.2数/模转换器对于具有n位输入的一般倒T形R-2R电阻网络D

AC，其输出为(8-9)(8-10)为了保证10位DAC的转换精度，上式中的VREF、RF、R的精度均应优于0.1%。下一页返回上一页DRVDRVuDRVDRViREFiiinREFniiinREF

REF10F1-n0FO1-n002R22R2228.2数/模转换器2.高速电流输出型D/A转换器CMOS模拟开关DAC转换速度较低，建立时间较长，AD7520的建立时间为500ns左右。在转换速度要求较高的场合，常选用双极型模拟开关(三极管开关及ECL模

拟开关)的高速电流输出型DAC，其中最常见的是DAC0800、DAC100及AD1408等。现以DAC0800为例做简单介绍，它的建立时间只有100ns。如图8-5为DAC0800的原理框。由图可见，它由8个高速电流开关S0~S7、10个恒流

管VTR、VT0~VT7,VT0’及T形电阻网络组成图中，电子开关Si受输入二进制数Di的控制，当Di=1时，Si打到右边，接iO端;当Di=0时，Si打到左边，接地。经分析可得知，总的输出电流iO与输入数字量D成正比.下一页返回上一页8.2数/模

转换器(8-11)下一页返回上一页REFREFREFiiiRDVDIDi88708REF00116677O2222IIDIDIDID8.2数/模转换器若需实现D/A电压的转换，则可外接由运放构成的比例放大器，如图8-5中点虚线框外电路所

示。DAC0800系列电路电源电压V+可在+5~+18V范围内变化;V-通常取-15V，可在-18~-5V范围内变化DAC0800系列电路内部采用的高速电流开关由三极管组成，构成电流开关的三极管工作

时不进入饱和区，是一种非饱和的双极型电流开关，属ELC电路(ELC电路是一种非饱和型双极型逻辑电路，由于三极管不进入饱和区，所以其工作速度很高，ELC电路的原理可查阅有关资料)。DAC0800的建立时间可短至100ns以

下DAC0800系列采用非饱和型高速电路开关的目的是为了提高DAC电路的转换速度，显然，它比CMOS开关DAC的速度高得多。下一页返回上一页8.2数/模转换器8.2.3D/A转换器的主要参数1.分辨率分辨率是

说明分辨最小电压的能力，是指DAC的最小输出电压(对应于输入数字只有最低有效位为1)与最大输出电压(对应于输入数字量所有有效位全为1)之比。对于n位DAC，其分辨率为1/(2n-1)。例如，对于一个10位的DAC,其分辨率为，(8-1

2)下一页返回上一页0.1%0.001102311-21108.2数/模转换器能够分辨的最小电压为UOM/(2n-1)，如果输出模拟电压满量程为10V，那么，10位DAC能分辨的最小电压为(8-13)式中，LSB为最低有效位的

缩写，VLSB指输入最低位数字所对应的输出电压。很显然，位数越高，分辨率也越高，所以，有时也用位数来表示分辨率。下一页返回上一页0.01V10231101-2110V10LSB8.2数/模转换器2.转换精度转换精度

是指DAC全码输入时，输出模拟电压的实际值和理论值之差，即最大转换绝对误差，该值一般应低于李1/2VLSB。3.线性度通常用非线性误差的大小表示D/A转换器的线性度，并且把偏离理想的输入一输出特性的偏差

与满刻度输出之比的百分数定义为非线性误差。下一页返回上一页8.2数/模转换器4.建立时间在输入数字量改变后，输出模拟量达到稳定值所需的时间称为DAC的建立时间或稳定时间，也称转换时间。它是反映D/A转换器工作速度的指标。转换时间越小，工作速度就越高。除了

以上参数外，在使用DAC时，还必须知道工作电源电压、输出方式(电压输出型还是电流输出型等)、输出值范围、输入逻辑电平以及功耗、温度系数等，这些都可在使用手册中查到。下一页返回上一页8.2数/模转换器8.2.4集成D/A转换举例DAC单片器件有很多产品。下面我们对DAC0832芯片的转换

原理、外引脚排列、功能、结构和使用做简单的介绍。1.DAC0832芯片中的D/A转换电路原理DAC0832芯片中的D/A转换电路如图8-8所示，它采用倒T形电阻网络。输入的8位数字信号D7~D0控制对应的S7~

S0电子开关，芯片中无运算放大器，使用时需外加运放。DAC0832有两路模拟电流输出IO1和IO2，为电流输出型，芯片中也设置了反馈电阻RF，使用时将RF输出端接运算放大器的输出端即可。运算放大器的闭环增益不够时仍可外接反馈电阻与片内的RF串联。下一页返回上

一页8.2数/模转换器转换电路工作原理和AD7520相同:(8-14)(8-15)式中，D为二进制数的数值(0~255),VREF为基准电压，R为电阻网络中内部电阻R的标称值，R=15kΩ下一页返回上一页256D-255RVID256RVD2RVIREFO2REF8REFO1

8.2数/模转换器2.电路结构及芯片引脚DAC0832芯片的结构框如图8-7所示，它的建立时间为1usDAC0832有20个管脚(引脚)，现将各管脚的名称与功能介绍如下。D7~D0数字量输入端，D7为最高位，D0是最低位IO1:模拟电流输

出端，当DAC寄存器全为1时,IO1最大;全为0时,IO1最小IO2:模拟电流输出端，一般接地。IO1+IO2=常数(该常数与VREF成正比)。下一页返回上一页8.2数/模转换器RF:外接运算放大器提供的反馈电阻引出端(可以不用)。VREF:基准电压接线端，其电压范围为-10~+

10VVCC:电路电源电压接线端，其值为+5~+15DGND:数字电路接地端AGND:模拟电路接地端，通常与数字电路接地端相连接。下一页返回上一页8.2数/模转换器:片选输入端，低电平有效。当=1时(如图8-7所

示，此时输入寄存器=0),输入寄存器处于锁存状态，故该片未被选中，这时不接收信号，输出保持不变;当=0，且ILE=1,=0时(即输入寄存器=1期间)，输入寄存器才被打开，这时它的输出随输入数据的变化而变化，输入寄存器处于准备锁存新数据的状态。ILE:输入允许信号端，高

电平有效，即只有ILE=1时，输入寄存器才打开。它与、共同控制来选通输入寄存器。CS下一页返回上一页CSLECSLE1WRCS1WR8.2数/模转换器:数据输入选通信号(或称写输入信号)端，低电平有效。在=0和ILE=1(即它们均为有效)的条件下，

由0变1的上升沿到来时，才将数据总线上的当前数据写入输入寄存器。:数据传送控制信号端，低电平有效，用来控制选通DAC寄存器当=0时，=0期间，DAC寄存器才处于接收信号、准备锁存状态，这时，DAC寄存器的输出随输入变化:数据传送选通信号端，低电平有效当有效时，在由0变1时，将输入寄存器的当前

的数据写入DAC寄存器下一页返回上一页CS1WRXFER1WRXFER2WRXFER2WR2WR2WR8.2数/模转换器3.使用方法由DAC0832的结构框图可见，它是由两个8位寄存器(输入寄存器和DAC寄存器)和一个8位D/A转换器组成。由于采用了两个寄存器，使该器件的

操作具有很大的灵活性。当它正在输出模拟量时(对应与某一数字信息)，便可以采集下一个输入数据。在多片DAC0832同时工作的情况下，输入信号可以分时、按顺序输入，但输出却可以同时进行。当ILE有效和有效时，该芯片在也有效的时刻，才将D7~D0数据线上的数据送入到输入寄存器中;当和同时有效时

，才将输入寄存器中的数据传送至DAC寄存器中。由于DAC0832中不包含运算放大器，所以需要外接运算放大器，才能构成完整的DAC其接线图如图8-9所示。返回上一页CS1WRXFER2WR8.3模/数转换器A/D转换器用于

将模拟电量转换为相应的数字量，它是模拟系统到数字系统的接口电路。A/D转换器在进行转换期间，要求输入的模拟电压保持不变，因此在对连续变化的模拟信号进行模数转换前，需要对模拟信号进行离散处理，即在一系列选定时间上对输入的连续模拟信号进行采样，在样值的保持期间

内完成对样值的量化和编码，最后输出数字信号。因此，A/D转换由采样一保持和量化与编码两步完成。下一页返回8.3模/数转换器8.3.1A/D转换的一般步骤1.采样-保持采样是对模拟信号进行周期性地抽取样值的过程，就是把随时间连续变化的信号转换成在时间上

断续、在幅度上等于采样时间内模拟信号大小的一串脉冲。采样原理如图8-10所示，它是一个受采样脉冲uS控制的电子开关，其工作波形如图8-11所示。在uS高电平期间，即在tW内，开关S闭合，输出电压等于输入电压，即uO=uI;在

uS为低电平期间，开关S断开，输出电压uO=0。uS按一定频率fS变化时，输入模拟信号被抽取为一串样值脉冲。下一页返回上一页8.3模/数转换器显然采样频率fS越高，在有限时间里(如信号的一个周期)采集到的样值脉冲越多，那么输出脉冲的包络线就越接近输入的模拟信号。为了能不失真地恢复原模拟

信号，采样频率应不小于输入模拟信号频谱中最高频率的两倍，这就是采样定理，即fS≥fImax(8-16)由于A/D转换器需要一定的时间，所以在每次采样结束后，应保持采样电压值在一段时间内不变，直到下一次采样开始。这就要在采样后加上保持电路，实际采样一保持是做成一个电路，如图8

-12所示。图中的NMOS管作为电子开关，受控于采样脉冲信号uS，其周期为TS,C为存储样值的电容，要求其品质好，漏电小;运算放大器构成电压跟随器，要选用高输入阻抗运算放大器。下一页返回上一页8.3模/数转换器电路的

工作过程是:当uS为高电平时，NMOS管导通，uI对C充电。由于C很小，充电很快，使电容上的电压跟随输入电压uI变化，在tW期间，uC=uI。当uS=0时，NMOS截止，由于跟随器输入阻抗很高，可认为开路，

电容没有放电回路，故保持电压不变，直到下一个采样脉冲到期来。输出电压uI)则始终随电容上电压的变化而变化。在这一过程中，电容在保持期的电压值为采样脉冲由高电平变为低电平时刻输入模拟电压的瞬时值，保持时间为TS-tW。采样波形如

图8-13所示。下一页返回上一页8.3模/数转换器2.量化与编码模拟信号经采样一保持电路后，得到了连续模拟信号的样值脉冲，它们是连续模拟信号在给定时刻上的瞬时值，还不是数字信号。还要进一步把每个样值脉冲转换成与它的幅度成正比

的数字量，才算完成了模拟量到数字量的转换。用数字量表示输入模拟电压uI的大小时，首先要确定一个单位电压值，然后用uI与单位电压值比较，取比较的整数倍值表uI，这一过程就是量化(它类似于长度测量中用标准单位长度米去度量被测距离异)。如果这个整数倍值用二进

制数表示，就称为二进制编码，它就是A/D转换输出的数字信号。下一页返回上一页8.3模/数转换器这里用做比较的单位电压值叫做量化单位，用△表示，显然，△的大小就表示数字信号中最低位1对应的输入模拟电压的大小。由于采样得到的样值

脉冲的幅度是模拟信号在某些时刻的瞬时值，它们不可能都正好是量化单位△的整数倍，在量化时，非整数部分的余数被舍去，因此必然产生一定的误差，称为量化误差。量化误差的大小与转换器输出的二进制码的位数的基准电压VREF的大小有关，还与如何划分量化电平有关。例如，取基准电压VREF

=1V，量化输出为3位二进制码时，可把基准电压VREF平均分为8份，取量化单位△=1/8VREF，并规定对于输入电压uI，在0≤uI≤1/8VREF时，认为输入的模拟电压为0△=0V，输入的二进制位000；下一页返回上一页8.3模/数转换器

在1/8VREF≤uI≤2/8VREF时，认为输入的模拟电压为1△=1/8V，对应输出的二进制位001；其余类推。具体情况如图8-14所示。显而易见，这种量化电平的划分，就是把△的小数倍部分去除，其最大误差为△=1/8VREF。由于当输入的

模于以电压uI>VREF时，输出的二进制数都是111，不再变化，因而导致输出错误。所以基准电压不能小于输入模拟电压的最大值，应使VREF≥uImax。但为减少量化误差，VREF也不能取得过大，一般以等于或

略大于uImax即可。或反过来说，在VREF确定之后，那么输入电压最大值不能超过VREF。下一页返回上一页8.3模/数转换器为了减少量化误差.可采用如图8-15所示的量化电平的划分方法。取量化单位△=2/15VREF。规定在0≤uI≤1/15

VREF时，认为输入的模于以电压为0△=0V，对应输出的数字量为000;在1/15VREF≤uI≤3/15VREF时，认为输入的模拟电压为1△=2/15VREF，对应输出的数字量为001;依此类推。如此每个输出的二进

制数对应的模拟电压与它的上下两个电平划分量之差的最大值为△/2=1/15VREF。显然这种划分方法为不足△/2的小数部分舍去，超过△/2的小数部分去除，并向高位进一位，使最大量化误差减少了一半，因而实际采用的都是这一

种划分方法。无论如何划分量化电平，量化误差都不可避免。量化级分的越多，量化误差越小，这意味着输出二进制数的位数增多，电路更复杂。因此应根据实际要求，来选择A/D转换器的位数。下一页返回上一页8.3模/数转换器8.3.2A/D转换电路量化编码电路是ADC的核心组成部

分，依其形式不同，ADC电路可分并行比较型ADC、逐次比较型ADC和双积分型ADC等。下面分别介绍。1.并联比较型A/D转换器如图8-16所示为一个3位并联比较型A/D转换器的原理图，它由基准电压、电阻分压器、电压比较器、寄存器和代码转换器组成。其中的电

阻分压器把基准电压按如图8-15所示的方法进行量化电平划分，各个不同等级的量化电平分别加在相应比较器的反相端，作为比较器C1~C7的参考电压，输入模拟电压同时加到各比较器的同相输入端，下一页返回上一页8.3模/数转换器根据输入电压uI的大小，各比较器输出的状

态不同，它们经寄存器送到代码转换电路，完成二进制编码，从而输出了3位二进制数，实现模拟量到数字量的转换如表8-1所示是3位并联比较型A/D转换器的真值表。并联比较型A/D转换器的转换速度极快，约为数十纳秒，是各种

A/D转换器中速度最快的一种，但它的电路复杂，所用比较器和触发器数量多，所以这种A/D转换器成本高，价格贵，一般场合较少使用，多用于要求转换速度很高的情况。下一页返回上一页8.3模/数转换器2.逐次比较型A/D转换器逐次比较型A/D转

换器又称为逐次逼近型ADC或逐次渐进型ADC，它通过对模拟量不断逐次比较、鉴别，直到最末一位为止，它类似于用大平称量物重的过程。逐次比较型A/D转换器原理如图8-17所示。它是由数码寄存器,D/A转换器、电压比较器和控制电路等4个基本部件组成的时钟脉冲先将寄存器的最

高位置i，使其输出数字为10000000(设寄存器为8位)，经内部的D/A转换器转换成相应的模拟电压uF，再送到比较器与采样保持电压uI相比较如果uI<uF，表明数字过大，于是将最高位的1清除，变为0;若uI>uF，表明寄存器内的数字比模拟信号小，则最高有效位1保留。下一页返回上一页8.

3模/数转换器然后再将次高位寄存器置1，同理，寄存器的输出经D/A转换并与模拟信号比较，根据比较结果，决定次高位的1清除或保留。这样逐位比较下去，一直比较到最低有效位为止。显然，寄存器的最后数字就是A/D转换后的数值。一个n位逐次逼近型A/D转换器完成一次转换要进行n次比较，需要n+2个时钟脉冲

。转换速度比并联比较型A/D转换器要慢，属于中速型A/D转换器，转换速度约为数十微秒，最高可达0.4us;但这种ADC的主要特点是电路简单，只用一个比较器，成本较低，且精确度较高。因此，这种电路应用较多。下一页返回上一页8.3模/数转换器3.双积分型A/D转换

器双积分型ADC的基本原理是先把输入的模拟信号电压变换成一个与其成正比的时间，然后在这段时间里对固定频率的时钟脉冲进行记数，该记数结果就是正比于输入模拟信号的数字量输出。双积分型ADC的组成框如图8-18所示。它由基准电压、积分器、比较器、计数器、时钟信号源和逻辑控制电路等几部分组

成。双积分型ADC的数字量输出与模拟量输入之间的关系为(8-17)下一页返回上一页nREFIVu2N8.3模/数转换器N与uI成正比，即计数器的读数与输入模拟电压uI成正比，n为A/D转换器的位数，从而实现了A/D转换。双积分型A/D转换器转换一次要进行两次积分，所以转换时间长、工作

速度低，转换器速度约为数十毫秒;但它的电路结构简单，转换精度高，抗干扰能力强，常用于低速场合，如数字仪表大多采用这种A/D转换器。它与计算机接口时要考虑速度能否符合要求。下一页返回上一页8.3模/数转换器8.3.3A/D转换器的主要参数1.分辨率

分辨率是指A/D转换器输出数字量的最低位变化一个数码时，对应输入模拟量的变化量。分辨率=VREF/2n(8-18)显然A/D转换器的位数越多，分辨入电压为SV的8位A/D转换器，所能小模拟电压的值就越小。如一个最大输辨的最小输入电压变化量为5V/28=19.53mV(8-19)下一页返

回上一页8.3模/数转换器而同样输入电压的10位A/D转换器，分辨率为5V/210=4.88mV(8-20)因此一个n位的A/D转换器，其分辨率也可说是n位，它是一个设计参数，不是测量参数。2.

相对精度相对精度是指A/D转换器实际输出数字量与理论输出数字量之间的最大差值，通常用最低有效位LSB的倍数来表示若相又寸精度不大于1/2LSB，就说明实际输出数字量与理论输出数字量的最大误差不超过粤1/2LSB下一页返回上一页8.3模/数转换器3.转换速度转换速度是指A/D转换

器完成一次转换所需要的时间，即从转换开始到输出端出现稳定的数字信号所需要的时间。并联A/D型转换器速度最高，逐次逼近型A/D转换器速度次之，双积分型A/D转换器速度最慢。其他指标还有输入模拟电压范围、稳定性、电源消耗功率等参数。下一页返回上一页8.3模/数转换器8.3.4集成A

/D转换器ADC0809简介1.电路结构ADC0809是单片8位8路CMOSA/D转换器，其结构框如图8-19所示，如图8-20所示是ADC0809芯片外引脚排列图。2.工作原理在图8-19中，由8位模拟开关、地址锁存与译码器控制。当地址锁存允许端(ALE)位高电平时，

三位地址ADDC,ADDS,ADDA送入译码器，译码器根据地址C,B,A选中一路开关接通，相应的模拟信号送入A/D转换器，地址译码与输入选通的关系如表8-2所示。下一页返回上一页8.3模/数转换器8位A/D转换器是一个逐次比较器。它由比较器、树状开关、

256RT型译码网络(电阻网络)、逐次渐近寄存器和控制与时序电路组成。其中树状开关和256RT型译码网络是8位D/A转换的核心。转换开始时，经启动脉冲启动后，逐次渐近寄存器清零，在外加脉冲的作用下，对由

译码器选中的模拟信号进行数字转换当转换结束时，时序电路送出控制信号，将8位数字信息锁存在8位缓冲器中，同时，它送出一个中断信号，这个信号通常作为对CPU的中断请求，以后应发出输出允许信号，打开三态输出锁存缓冲器，将已转换好的数据放在

数据总线上，输入给CPU。下一页返回上一页8.3模/数转换器3.ADC0809的主要性能ADC0809的分辨率为8位，线性误差为±1LSB，转换时间100us，模拟输入电压为0~5V，电源电压为+5

V，外加时钟脉冲频率为640kHz，并可与TTL电路兼容。ADC0809的输出量DX可表示为(8-21)下一页返回上一页IImmaxX255DDuVuuREFIax8.3模/数转换器式中，Dmax为ADC的输出满度值,8位ADC的Dm

ax=255;uImax为ADC的最大输入电压，在uI=uImax时，DX=Dmax=255。ADC0809的输入电压uI不允许超过uImax,否则将造成测量误差。ADC0809手册中规定，当uI=VREF时，DX=255，所以

，uImax=VREF，我们可以通过改变VREF来改变输入电压的上限值。返回上一页下一页8.3模/数转换器实训14WSPK数字式温控仪的安装与调试1.实训目的①掌握A/D转换器的功能与使用。②掌握集成运算放大器的应用。③训练焊接与仪器的装配④了解信号的采集

、传递、放大、输出的过程⑤初步掌握仪器的调试返回上一页下一页8.3模/数转换器2.工作原理WSKP90数字式温控仪原理框图如图8-21所示。WZP-Pt100热电阻传感器的电阻值随温度变化而变化，当温度为0℃时，电阻值

为100Ω;当温度为100℃时，电阻值为139.1Ω。经闭环线性校正系统把电阻变化转换为电压信号的变化，经放大、A/D转换，并驱动数码管显示测量温度值;同时将放大后的电压信号送入电压比较器，推动继电器工作，以控制温

度。WSKP90数字式温控仪电气原理图如图8-22所示。传统的热电阻测温常用两线制或三线制，尽管Pt100热电阻在低温范围内有足够的线性度，但经过桥路转换成电压时，其输出电压与热电阻之间就呈现非线性特性。返回上一页下一页8.3模/数转

换器WSKP90数字式温控仪一改传统桥路转换测量方法，采用现代闭环校正技术及其他相关新技术，使输出电压与被测温度之间有良好的线性关系。WSKP90测量与信号处理部分主要由以下几个单元组成①闭环校正环节:由NA、NB、R1、R2、R3、R4、R10、R11及P

t100组成②零点校正环节:由R5、RP1、R6、R7、R8组成③满度校正环节:由R9、RP2组成④设定范围调节环节:由R12、RP3、R13组成。⑤比较电路:由ND构成返回上一页下一页8.3模/数转换器3.主要技术指标控温、测温范围-20℃~120℃。显示分辨力—0.1℃。控

温灵敏度—0.5℃。测温精度—±3℃。回差—0.5℃。负载功率—220V,5A或380V,3A(超过负载时应加用合适的继电器)。仪表工作环境—-10℃~+40℃，相对湿度小于85%仪表工作电源—交流220V,50Hz，电压波动

±10%仪表功率—小于6W返回上一页下一页8.3模/数转换器回差指升温正程的温度切换值与降温回程的温度切换值之差，本温控仪回差仅0.5℃，其主要目的是消除温控仪临界抖动，使温控仪的继电器吸合、释放可靠。

4.WSKP90数字式温控仪元器件清单(见表8-3)5.焊接安装焊接时，注意集成电路和显示器只能焊接插座，不能直接焊接引脚;还应该特别注意电解电容器具有正、负极，不能焊错。6.温控仪的调试返回上一页下一页8

.3模/数转换器(1)电源板的调试经反复检查无误后，接通220V电源。检测变压器二次侧电压和三端稳压器的输入、输出电压是否正常，继电器是否能够正常吸合。(2)主机板的调试①100mV基准电压的调试先不插集成电路7107,324，接通电源板并通电，用数字表监测DIP40插座的36脚

对35脚的电压，调整RP4电位器，使读数为100mV返回上一页下一页8.3模/数转换器②设定范围的调整插上7107A/D转换器，插上LED共阳显示器，接通电源板并通电，功能转换开关SB置于“设”位置(即向上打)，调整RP3电位器显示范围应在20℃

≤T≤120℃，若不在此范围，可适当调整电阻R12和R13。(3)放大电路的调整①不插运放324，开关SB置于“测”位置(即向下打)，在通电情况下应显示14℃，正常时，31脚对30脚的电压约为0.5V。若不在此值附近

，应查KP1到324的12脚通路中是否有焊接错误，排除故障。②零位校准:在断电情况下插上324，用外接电阻箱代替Pt100，并调至100Ω，开关SB置于“测”位置，接通电源，调节RP1电位器，使LED显示0℃值返回上一页下一页8.3模/数转换器③满度校准:调节电

阻箱，使电阻值为139.1Ω,调节RP2电位器，使LED显示100℃值。反复调整零度和满度，使其符合要求。(4)比较器调节开关SB置于“设”位置，调节RP3为某一显示值，并记下此值，再将SB置于“测”位置，调节电阻箱值，观测是否在“设”值

上，继电器状态发生改变;若不符合，应查比较器电路，并排除故障。(5)测温把外接电阻箱改为处在室温下的Pt100温度传感器，观测是否为室温;若不符合，应重新调整零位和满度，直到满足为止。返回上一页图8-1典型数字控制系统框图返回图8-2DAC输入、输出关系的框图返回图8-3输入

三位二进制数的DAC电路的转换特性返回图8-4AD7520原理电路(倒T形电阻网络转换原理图)返回图8-5DAC0800原理框图返回图8-6DAC0832与运放组成的D/A转换电路原理图返回图8-7DAC0832的结构框图返回图8-8DAC0832芯片引脚排

列图返回图8-9DAC0832与运算放大器的连接返回图8-10采样原理图返回图8-11采样波形图返回图8-12采样—保持电路返回图8-13采样波形返回图8-14舍尾取整法划分量化电平返回图8-15四舍五入法划分量化电平返回表

8-13位并联比较型A/D转换器真值表返回图8-163位并联型A/D转换器返回图8-17逐次比较型A/D转换器原理框图返回图8-18双积分ADC原理框图返回图8-19ADC0809原理框图返回图8-20ADC0809外引脚排列图返回表8-2ADC080

9地址译码器真值表返回图8-21WSKP90数字式温控仪原理框图返回图8-22WSKP90数字式温控仪电气原理图(a)电气原理图的测觉与信号处理部分;返回下一页续表(b)电气原理图的A/D转换与显示部分;返回上一页下一页续表(c)电气原理图的电源部分;返回上一页下一页续

表(d)电气原理图的执行部分返回上一页表8-3WSKP90数字式温控仪元器件及材料清单返回下一页续表返回上一页下一页续表返回上一页下一页续表返回上一页第9章课程设计与应用实例9.1课程设计9.2组合逻辑电路应用举例9.1课程设计

9.1.1简易数字频率计(1)1.设计目的掌握数字频率计的设计方法，了解频率测量与周期测量的原理及减小测量误差的方法2.知识点及涉及内容本设计的知识点为555时基集成电路的工作原理及应用，计数器、锁存

器的工作原理，译码器、显示器的工作原理，限幅器和整型电路的工作原理;涉及集成芯片管脚的功能和使用。下一页返回9.1课程设计3.设计任务①频率计测量范围0~9999Hz②最大读数是9999Hz,闸门信号的采样时间为1s③采用4位数码显示

④输入信号最大幅值可以扩展⑤被测信号可以是正弦波、三角波和方波。⑥使用EWB进行仿真4.设计原理数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。下一页返回上一页9.1课程设计它不仅可以测量正弦波、方波、三角波和

尖脉冲信号的频率，而且还可以测量它们的周期。所谓“频率”，就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔T内测得这个周期信号的重复变化次数N，则其频率可表示为f=N/T。因此，数字频率计测频率时的原理框如图9-1所示。其中脉冲形成电路的作用是将被测信

号变成脉冲信号，其重复频率等于被测频率fX。时间基准信号发生器提供标准的时间脉冲信号，若其周期为1s，则门控电路的输出信号持续时间也准确地等于1s。闸门电路由标准秒信号进行控制，当秒信号来到时.闸门开通.被测脉冲信号通过闸门送

到计数译码显示电路。秒信号结束时，闸门关闭，计数器停止计数。由于计数器计得的脉冲数N是在1s时间内的累计数，所以被测频率fX=NHz。下一页返回上一页9.1课程设计5.整体电路设计如图9-2(a)所示，数字频率计的工作过程是:被测信号fX经脉冲电路整形，变成如①所示脉冲波形，其周期TX与被

测信号的周期相同。实际电路输出标准时间信号②，设其高电平持续时间为1s，则计数器的计数时间就为1s，计数器计得的脉冲数N(如③所示)就是被测信号的频率。逻辑控制单元的作用有两个:其一，产生清零脉冲④，使计数器每次从零

开始计数;其二，产生锁存信号⑤，使显示器上的数字稳定不变。这些信号之间的时序关系如图9-2(b)所示。数字频率计由时基电路、控制电路、闸门电路、计数锁存和清零电路、脉冲形成电路和译码显示电路组成。下一页返回上一页9.1课程设计6.单元电路设计(1)逻辑控制电路根据图9-2(b)所示

的时序波形，在标准时间信号②结束时所产生的下降沿用来产生锁存信号⑤，同时锁存信号经过反相器又用来产生清零信号④，锁存信号的脉冲宽度由本身电路的时间常数所决定。因此脉冲信号④和⑤可以由单稳态触发器产生，其电路如图9-3所示。设锁存信号⑤的脉冲宽度tW=1.1R

C。若取R=1000kΩ,C=0.01uF，则tW=1.1RC=0.011s。下一页返回上一页9.1课程设计(2)锁存器和清零锁存器的作用是将计数器在1s结束时的计数值进行锁存，使显示器获得稳定的测量

值因为计数器在1s内要计成千上万个输入脉冲，若不加锁存器，显示器上的数字将随计数器的输出而变化，不便于读数。如图9-2所示，1s的计数时间结束时，逻辑控制电路发出锁存信号⑤，将计数器此时的值送译码器，

因此显示器的数字是稳定的。选用两片8D锁存器74LS273可以完成上述锁存功能。74LS273的真值表如表9-1所示。下一页返回上一页9.1课程设计当时钟脉冲CP的上升沿到来时，锁存器的输出等于输入，即Q=D，从

而将4个十进制计数器即个位、十位、百位及千位的输出值送到锁存器的输出端。正脉冲结束后，无论输入端D为何值，输出端Q的状态仍保持原来的状态不变。所以在计数周期内，计数器的输出不会送到译码显示器。清零信号是在计数器的计数值送锁存后，为了下次计数而

把计数器进行清零，所以在锁存信号发出后，利用反相器的功能可以得到一个对计数器清零的延时信号由于计数器74LS90的R9(0)端接低电平，把R0(1)作为清零输入，该清零信号是高电平有效，而锁存信号也是高电平有效，而且计数器清零

必须在单稳触发信号之后，故在延迟反相器的基础上再加一个反相器可以得到计数器的清零信号。下一页返回上一页9.1课程设计(3)脉冲形成电路脉冲形成电路的作用是将待测信号(如正弦波、三角波或者其他呈周期性变化的波形)整形变成计数器所

要求的脉冲信号，其周期不变。将其他波形变换成为脉冲波的电路有多种，如施密特触发器、单稳态触发器、比较器等，其中施密特触发器的应用较多。电路形式采用由555定时器所构成的施密特触发器，电路原理如图9-4(a)所示。图中R1与R2的作用是将被测信号进行电平移动，因为555构成的施密特触

发器的上触发电平UT+=2/3UCC，下触发电平UT-=1/3UCC,如图9-4(b)所示。下一页返回上一页9.1课程设计输入信号的直流电平UXO应满足下列关系:1/3UCC<UXO<2/3UCC。

输入信号的幅度UXm与直流电平UXO和回差△UT有关，一般来说，△UT越小，对输入信号的幅度UXm要求越小。如果需要减小回差，可以在555的控制端CO接入一个正电压。如果取+UCC=+5V，则回差△UT=1.67V。对于图9-4(b)所示波形，若取UXO=1/3UCC+1

/2△UT=2.5V，贝。输入信号的幅度UXm>1/2△UT=0.83V。为使UXO=2.5V，对于图9-4(a)所示电路，则取R1=R2=10kΩ下一页返回上一页9.1课程设计(4)时基电路和闸门电路闸门电路是控制计数器计数的标

准时间信号，决定了被测信号的脉冲通过闸门进入计数器进行计数的计数个数，其精度很大程度上决定了频率计的频率测量精度。当要求频率测量精度较高时，应使用晶体振荡器通过分频获得。在此频率计中，时基信号采用555定时器构成的多谐振荡器电路。当标准时间信号(1s高

电平)来到时，闸门开通，被测信号的脉冲通过闸门进入计数器计数;标准时间脉冲结束时(为低电平)，闸门关闭，计数器无时钟脉冲输入。例如，时基信号的作用时间为1s,闸门电路将打开1s，若在这段时间内通过闸门电路的脉冲数目为1000个，则被测信号的频率就是1000Hz。下一页返回上一页9

.1课程设计由此可见，闸门电路的逻辑功能可以由一个与非门来完成，如图9-5所示。设标准时基为1s的脉冲是由定时器555构成的多谐振荡器电路产生的，由555定时器构成多谐振荡器的周期计算公式为:t=t1+t2=0.693(R1+2R2)C;占空比为D=t2/(t1+t2)=

R2/(R1+R2)<50%，t1为正方波宽度，t2为负方波宽度;若取振荡器的频率f0=1/(t1+t2)=0.8Hz,则振荡器的输出波形如图9-6所示，其中t1=1s，t2=0.25s。下一页返回上一页9.1课程设计利用

式t1≈0.693(R1+R2)C;t2≈0.693R2C，若取C=10uF，则R2=36.07kΩ，取标称值为36kΩ;R1=108.22kΩ，取R1=108kΩ。门电路的输入、输出各点波形如图9-6所示。(5)被测信号幅度扩展电路采用如图9-7

所示电路，可以扩展被测信号的幅度范围。输入信号UX先经过限幅器，再经施密特触发器整形。当输入信号的幅度较小时，限幅器的二极管均截止，不起限幅作用。下一页返回上一页9.1课程设计(6)整体电路图经过以上各单元电路的设计，可以得到数字频率计的整体电路，如图9-8所示。电路的工作过程是:接通电

源后，触发手动复位开关S，计数器清零。当标准时间秒脉冲来到时，与非门构成的闸门电路开通，4片74LS90组成的计数器开始计数，最大计数N=9999Hz。标准时间秒脉冲结束时所产生的负跳变触发单稳态触发器，使之产生正脉冲，它的正跳变作为锁存器74LS273的锁存时钟脉冲，使锁存器的输出等

于此时计数器的值。单稳态触发器输出的脉冲经过两个与非门延时，用来对计数器清零，从而完成了一次测量。下一个秒脉冲来到时又按照计数、锁存、复位的过程完成第二次测量，如此周而复始，实现频率的自动测量。下一页返回上一页9.1课程设计(7)设计内容①设计整体电路，画出电路原理图，并在计

算机上做仿真实训。②搭建好以上电路以后，进行调试，首先分模块进行调试，待每一个模块调试正确后，不规则进行联调，并记录参数③整体电路调试，记录测试结果，输入信号可用标准信号源。用示波器测量频率与设计电路比较(8)设计报告要求

①题目与要求下一页返回上一页9.1课程设计②画出总电路框图及总体原理图。③设计思想及基本原理分析。④单元电路分析。⑤测试结果及调试过程中所遇到的故障并加以分析。⑥设计过程的体会与创新点。⑦元件清单(9)选用器件计数器;74LS90;译码器:74LS48;触发器;74LS2

73;555定时电路;数码管:共阴极七段LED数码管LC5011;电阻、电容、二极管等。下一页返回上一页9.1课程设计9.1.2数字频率计(2)1.简述数字频率计是一种用十进制数字显示被测信号频率的数字测量仪器。它的基本功能是测量正弦信号、方波信号、尖脉冲信号及其他各种单位时间内变化的物理

量。本文主要讲述了数字频率计的工作原理以及其各个组成部分，还有在整个设计过程中对各个部分的设计思路和设计方案的选择、元器件的筛选，以及对它们的调试及调试结果的分析。下一页返回上一页9.1课程设计2.设计任务与要求设计一个简易数字频率计，其信号是给定的脉冲信号

，是比较稳定的。其要求如下。①测量频率范围:1~9999Hz②测量信号:可以是方波、三角形、下弦波③时基电路由555定时器及分频器组成，555振荡器产生脉冲信号，经分频器分频产生的时基信号，其脉

冲宽度分别为:1s,0.1s④显示方式:4位十进制数显示⑤当被测信号的频率超出测量范围时，报警下一页返回上一页9.1课程设计3.设计原理及方案数字频率计由4部分组成:时基电路、闸门电路、逻辑控制电路以及可控制的计数、译

码显示电路由555定时器、分级分频系统及门控制电路得到具有固定宽度T的方波脉冲称做门控制信号，时间基准T称为闸门时间。宽度为T的方波脉冲控制闸门的一个输入端B被测信号频率为fX，周期为TX。到闸门另一输入端A，当门控制电路的信号到来后，闸门开启，周期为TX的信号脉冲和周期为T的门控制

信号结束时过闸门，在输出端C产生脉冲信号到计数器，计数器开始工作，直到门控信号结束，闸门关闭，单稳1的暂态送入锁存器的使能端，锁存器将计数结果锁存，计数器停止计数并被单稳2暂态清零。下一页返回上一页9.1课程设计若T=1s

，计数器显示fX=N(T时间内的通过闸门信号脉冲个数);若T=0.1s，通过闸门脉冲个数位N时，fX=10N(闸门时间为0.1s时通过闸门的脉冲个数)。也就是说，被测信号的频率计算公式是fX=N/T。由此可见，闸门时间决定量

程，可以通过闸门时基选择开关，选择T大一些，测量准确度就高一些，T小一些，则测量准确度就低。根据被测频率选择闸门时间来控制量程。被测信号频率通过计数锁存可直接从计数显示器上读出。在整个电路中，时基电路是关键，闸门信号脉冲宽度是否精确直接决定了测

量结果是否精确。因此，可得出数字频率计的原理框如图9-9所示下一页返回上一页9.1课程设计4.电路设计(1)时基电路时基电路的基本电路如图9-10所示。时基电路的作用是产生一个标准时间信号，它由以下两部分组成。第一部分为555定时器组成的振荡器

(即脉冲产生电路)，要求其产生1000Hz的脉冲。振荡器的频率计算公式为f=1.43/[(R1+2·R2)·C]，因此，我们可以计算出各个参数。通过计算，确定了R1取430Ω,R2取500Ω，电容取1uF。这样我们得到了比较

稳定的脉冲。下一页返回上一页9.1课程设计第二部分为分频电路，主要由74LS90组成，因为振荡器产生的是1000Hz的脉冲，也就是其周期为0.001s，而时基信号要求周期为0.1s和1s。因此，利用10分频的电路比较好。分频后的脉冲宽度计算

公式为:tW=T(T为振荡器的周期)，而其周期T1=10T，所以一级分频后tW=0.001s,T1=0.01s。依此类推，0.1s的脉冲宽度需要3次分频,1s的脉冲宽度需要4次分频。分频电路如图9-11所示。74LS90各管脚

如图9-12所示。下一页返回上一页9.1课程设计(2)逻辑控制电路根据图9-9(b)所示波形，在时基信号Ⅱ结束时产生的负跳变用来产生锁存信号Ⅳ，锁存信号Ⅳ的负跳变又用来产生清零信号V，脉冲信号Ⅳ和V可由两个单稳态触发器74LS121产生，它们的脉冲宽度由电

路的时间常数决定。设锁存信号W和清零信号V的脉冲宽度tW相同，根据tW=0.7Rext·Cext可以计算出各个参数这样当脉冲从A1端输入可以产生锁存信号和清零信号，其要求刚好满足Ⅳ和V的要求，当手动开关按下时，计数器清零。其电路如图9-13所示。74LS12

1是单稳态触发器，有两个负跳沿触发输入和一个可作为禁止输入使用的正跳沿触发输入，它可提供互补的输出脉冲。下一页返回上一页9.1课程设计外部元件的接法:外接电容接在Cext和Rext两引脚之间;如用内接定时电阻，需将引脚Rint接VCC;为了改善脉冲宽度的精度

和重复性可在Cext和Rext/Cext之间接一个外接电容。并将Rint开路。适当选择定时元件。输出脉冲宽度可以变化于40ns~28s。如不接定时元件(Rint引脚接VCC，而使Cext和Rext/Cext引脚

开路)，输出脉冲宽度一般可达30ns或35ns，可以作直接耦合触发复位信号使用。输出脉冲宽度可由如下关系式确定:tW=0.7Rt·Cext下一页返回上一页9.1课程设计(3)锁存器锁存器的作用是将计数器在1s结束时所计得的数进行锁存，使显示器上能稳定地显示此时计数器的值。

如图9-9(b)所示，1s计数时间结束时，逻辑控制电路发出锁存信号V，将此时计数器的值送译码显示器选用8D锁存器74LS273可以完成上述功能，如图9-14所示的是74LS273的用法。当时钟脉冲CP的正跳变来到时，锁存器的输

出等于输入，即Q=D，从而将计数器的输出值送到锁存器的输出端。正脉冲结束后，无论D为何值，输出端Q的状态仍保持原来的状态Qn不变。所以在计数期间内，计数器的输出不会送到译码显示器。下一页返回上一页9.1课程设计5.译码显示电路译码显示电路取用7447七段

显示译码器，此电路比较常用，在此不再赘述计数、译码、显示电路原理电路如译码显示电路如图9-15所示。6.电路制作与调试对制作好的PCB板或准备好的面包板，按照装配图或原理图进行器件装配，装配好之后进行电路的调试。调试规则如下。(1)通电准备

打开电源之前，先按照系统原理图检查制作好的电路板的通断情况，并取下PCB上的集成块，然后接通电源，用万用表检查板上各点的电源电压值，确定完好之后再关掉电源，插上集成块。下一页返回上一页9.1课程设计(2)

单元电路检测①接通电源后，用双踪示波器(输入耦合方式置DC挡)观察时基电路的输出波形，应如图9-9(b)所示的波形Ⅱ，其中T=1s，否则重新调节时基电路中R1和R2的值，使其满足要求然后改变示波器的扫描速率旋钮，观察74LS121的第1

3脚和第10脚的波形，应有如图9-9(b)所示的锁存脉冲V和清零脉冲Ⅳ的波形。②将4片计数器74LS90的第2脚全部接低电平，锁存器74LS273的第11脚都接时钟脉冲，在个位计数器的第14脚加入计数脉冲，检查4位锁存、译码、显示器的工作是否正常。下一页返回上一页

9.1课程设计(3)系统连调本电路要求用4位数字显示，最高显示为9999。因此，超过9999就要求报警，即当千位达到9(即1001)时，如果百位上再来一个时钟脉冲(即进位脉冲)，就可以利用此来控制蜂鸣器报警。7.报告要求(1)项目的任务与要求①

设计题目。②任务与要求下一页返回上一页9.1课程设计(2)系统概述①针对设计任务及指标提出设计方案，对选取的方案做可行性论证。②列出系统框图，介绍设计思路及工作原理(3)电路设计与分析介绍各单元电

路的选型、工作原理、指标考虑及计算元件参数、提出型号;电路优化、仿真结果及是否需要改进、改进的方法下一页返回上一页9.1课程设计(4)电路、安装调试与测试①介绍测量仪器的名称、型号及测量数据的图表和结果分析②介绍测试方法。③介绍安装调试中

的技术问题，记录现象、波形，分析原因和解决方法及效果。(5)设计结束后，学生提交个人心得体会，对设计型综合实训的内容、方法、手段、效果进行全面评价，并提出改进的意见和建议下一页返回上一页9.1课程设计8.实训仪器下一页返回上一页9.1课程设计9.1.3数显智力抢答器设计智力竞

赛抢答器，是一种具有优先输出的电子电路。它的基本功能是首先抢答者发出抢答信号，抢答器响应后，其他参赛者后发出的抢答信号失去作用，由主持人将抢答器电路复位后，抢答器才能处于待答状态，由主持人宣布抢答开始，

各个参赛队才能开始抢答。下一页返回上一页9.1课程设计1.实例分析如图9-16所示为9路抢答电路,S1~S9为抢答按键，CD4068是8输入与非门，CD4511为7段BCD译码器，可以直接驱动共阴显示器，并具有对输入信号锁存的功能。其主要引脚功能分别是:为试灯脚，低电

平有效;为消隐(灭灯)脚，低电平有效;1,2,6,7脚为BCD码输入端;9~15脚为输出端;端为选通端，低电平有效。LT下一页返回上一页BILECD4511真值表下一页返回上一页9.1课程设计该电路的工作原理如下。(1)复位S10为复位键。该键可在主持

人喊“开始”时按下，当S10接地时，抢答处于复状态，=0，除了14脚输出低电平外，其余输出端输出高电平，即A=B=C=D=E=F=1,G=0,显示器显示0。(2)抢答、锁存、显示三极管Q1作为反相，将G变为高电平

，把显示0时对应的笔画信号全部变为1,即A~F=1,输入与非门CD4068后，使CD4068的13脚输出为0,该电平经R3送入CD4511的5脚，使=0，当S1~S9键有一个被按下时，CD4511的输出端A~F不全为1，所以CD4068的13脚输出为1，下一页返回上一页LELE9.1课程设计

使CD4511的=1，将输入的数字锁存并输出到显示器中显示结果，这样后按下的键就不起作用了。显示器上一直显示抢答者的编号，表示抢答成功，直到再次复位为止。(3)提示声响电路CD4068的13脚输出高电平，经过C2变为脉冲触发信号，输入到音乐电路的播放控制端，音乐电路发出响

声，表示抢答成功，每成功抢答一次，发出一次响声。注:VD1~VD11对按键进行BCD编码，例如，按下S5键，VCC使VD3,VD4导通，CD4511的输入端DCBA=0101,即输入为5;R3和C1组成积分电路对锁存信号进行适当的延时，使锁存稳定，防

止显示器显示混乱。下一页返回上一页LE9.1课程设计2.设计任务与要求①设计一个可共9个参赛者比赛的抢答器。②设置一个系统清除和抢答控制开关，该开关由主持人控制。③用LED数码显示器显示抢答成功者的编号，同时喇叭发出提示声音(叮咚声或其他音乐)。④抢答的时间设定为9s，当主持人宣布

抢答开始，计时器开始以秒为单位进行减法计数，同时扬声器有短暂的声响提示。在抢答时间内，选手抢答成功，这时计时器停止工作，显示器上显示参赛者的编号，保持到主持人按复位键为止。当规定的时间到，仍无人抢答时，本次抢答无效，扬声器报警发出声音，并禁止抢答，计时器上显示

“0”。下一页返回上一页9.1课程设计⑤自己查阅有关集成电路资料3.抢答器的组成方框。抢答器的组成方框如图9-17所示4.基本工作原理如图9-17所示，接通电源后，主持人将开关拨到“清零”状态，抢答器处于禁止使用状态，抢答显示器显示0，计时显示器显

示0;主持人将开关置“开始”状态，并宣布抢答开始，扬声器发出提示音;计时显示器显示9，代表倒计时时间为9s，而后进入倒计时状态，时间显示依次为9,8,...，各个参赛队必须在9s内抢答，当倒计时显示为0时，表示时间到，此时

抢答输入无效。在有效抢答时间内，参赛者抢答成功后，其编号一直在抢答显示器上显示，直到主持人将系统清零为止。下一页返回上一页9.1课程设计5.单元电路设计方法(1)抢答电路电路完成两个功能:一是分辨出选手按键的先后，并锁存

优先抢答者的编号，同时译码显示电路显示编号;二是禁止其他选手按键操作。选用CD4511参照上述实例设计抢答电路(2)声响电路电路完成的功能有:为抢答成功、比赛开始、计时时间到产生提示音。下一页返回上一页9.1课程设计方案1如图9-18所示，由555集成电路构成多谐振荡器，振荡频率

fO=1.43/[(R1+2R2)C]，周期T=0.7(R1+2R2)C，其输出信号经三极管推动扬声器响声。当555集成电路的4脚外加的控制信号为高电平时，多谐振荡器开始工作，在3脚输出脉冲信号，扬声器发出提示音;反之，多谐振荡器停振。方案2采用音乐集成电路HHDK15,KD150如图9-1

9(a),(b)所示分别为音乐集成电路HHDK15,KD150构成的声响电路，当按键开关AN按下时，电路发出声响。下一页返回上一页9.1课程设计(3)9s倒计时显示电路如图9-20所示，74LS192为十进制同步加/减计数器，可预置时间为9s,即D3

D2D1D0=1001，对应的十进制数为9，计数器的时钟脉冲由秒脉冲电路提供，从CPD端输入，显示电路可以采用74LS48或CD4511与数码显示器构成。主持人使SW2开关闭合，计数由9开始递减，当递减到0时，13脚输出一个低电平脉冲信号，将其变换为高电平脉冲信号后，可用于控制声响电路

发出提示音、抢答显示电路复位清零等。下一页返回上一页9.1课程设计(4)秒脉冲信号产生电路本电路的功能是产生周期为1s的脉冲信号作为倒计时计数起的计数脉冲信号方案1如图9-21所示，由555集成电路构成多谐振荡器，根据周期计算公式:T=0.7(R1+2R2)C，选择元件参数，

便可以产生秒信号。方案2如图9-22所示，CD4060为14位二进制串行计数器/分频器和振荡器，CD4518为BCD同步加法计数器，作为二分频器CD4060的10,11脚外接石英晶体，电阻及电容与其内部电路构成振荡器，产生频率为32768Hz的信号，该

信号经内部14级分频后，在3脚输出1/2s脉冲信号，再送入由CD4518的1脚，二分频后，在CD4518的3脚输出秒脉冲。下一页返回上一页9.1课程设计(5)电源电路。电源电路如图9-23所示，220V交流电压，经变压器降压后得到9V交流

电压，经桥式整流、电容滤波后得到直流电压，再经三端稳压集成电路后，得到稳定的+5V直流电压。6.组装与调试方法①将各个单元电路的元件安装在同一块电路板上。②首先安装调试电源电路，获得5V电压，然后分

别安装其他的单元电路，每安装完成一个，给电路共点供电，并对其进行调试，使其满足设计要求。③将调试好的每个单元电路连接起来进行统一调整，必要时附加辅助电路来实现逻辑控制，使整机达到设计的功能要求。下一页返回上一页9.1课程设计7.设计

文件①设计任务书。②画出电路框图，简要说明工作原理③画出电路原理图④提供各个单元电路的调试参数(如正常工作电压)。下一页返回上一页9.1课程设计⑤器材表，表格形式如下。下一页返回上一页9.1课程设计⑥实训总结。包括设计、购买器材、组装

与调试等过程遇到的问题及解决力、法。⑦自我评价9.1.4六十进制计数器1.设计任务和要求要求设计一个六十进制计数器，参数要求如下。①频率为1Hz(相当于1s计数一次)。②在计数到60次时，以一种方式提示。③有复位、暂停等功能。下一页返回上一页9.1课

程设计2.电路原理及电路图(1)工作原理本次设计为时序逻辑电路，是指电路此刻的输出不仅与电路此刻的输入组合有关，还与电路的前一刻输出状态有关。计数器部分是本次设计的核心，由两个计数器74LS16

1组成，分别记录60s的十位与个位，记满60s后清零。所谓计数，是指统计脉冲的个数，计数器是实现计数超轴的时序逻辑电路，计数器的功能有计数、分频、定时。根据计数器体制的不同，计数器可分成二进制计数器和非二进制计数器两大类。在非二进制计数

器中，最常用的是十进制计数器，其他的一般称为任意进制计数器。下一页返回上一页9.1课程设计预制数法的计数器先将=CTP=CTT=1，再令预制输入端D3D2D1D0=0000，依次为初态，进制计数低位。从0~

9共有10种状态。9对应的二进制代码为1001，将输出端Q3、Q0通过与非门接到74LS161的LD非，LP非=0，当CP脉冲上升沿到来时，计数器开始计数，高位类似于低位片，将高位的CP接到低位LD非，低位片74LS161的CP接到555定时器的3脚输出端。用

555定时器来送脉冲信号。假定零时刻电容初始电压为0V，零时刻接通电源后，因电容两端电压不能突变，则有UTH=UTR=UC=0<1/3UDD。OUT=1，放电端D与地断路，直流电源通过电阻R1,R2向电容充电，电容电压开始上升;下一页返回上一页CR9.1课程设计当电容两端电压UC≥

2/3UDD时，UTH=UTR=UC=0>=2/3UDD，那么输出就由一种暂稳状态(OUT=1而放电端D与地断路)自动返回另一种暂稳状态(OUT=0而放电端D接地)，由于充电电流从放电端D入地，电容不再充电，反而通过电阻R2

和放电端D向地放电，电容电压开始下降;当电容两端电压UC≤1/3UDD时，UTH=UTR=UC=0≤1/3UDD，那么输出就由OUT=0变为OUT=1，同时放电端D由接地变为与地断路;电源通过R1、R2重新向C充电，

重复上述过程。下一页返回上一页9.1课程设计通过分析可知，电容充电时，OUT=1，而电容放电是OUT=0。电容不断地充电、放电，输出相应的矩形波，再将输出的矩形波送入到74LS161CP脉冲，这样重复的工作，就能产

生1kHz的脉冲。(2)电路图本次设计的电路如图9-24所示。3.元件选择方案一用两片74LS161及74HC00与非门构成六十进制计数器，采用直接清零的方法，用开关控制脉冲，用7447驱动数码显示管。下一页返回上一页9.1课程设计方案二用两片74LS290及74HC00与

非门构成六十进制计数器，构成十进制计数器，用晶振控制脉冲，CD4S11译码器驱动七段数码管方案三用两片74LS161及74HC00与非门构成预置输入法，把十进制扩展成60进制，用555定时器控制脉冲，用7447译码器驱动七段数码管上述方案在EWB软件仿真训练中都能实现基本功能

，但是在实际焊接时并不都能实现，它们各有各的优缺点。方案一用直接清零法在实际电路中不能实现六十进制计数器功能;另外，用开关控制脉冲会产生毛刺现象。下一页返回上一页9.1课程设计方案二用晶振控制脉冲，虽然说精确度

比较高，但是焊接麻烦，价格昂贵。选用555定时器控制脉冲，不仅价格便宜，而且误差也较小，焊接简单，因此选择方案三为最佳方案。方案三只能实现基本六十进制计数器的基本功能，但设计要求中，此电路还需要有复位和暂停功能，还有一个扩展(数码管在显示到00时，用发光二极管提示已计数60次)。经本小组讨论

得出一个方案:将两片74LS161的9脚LD非接到一个或门74LS32，或门的输出接D触发器D4013的5脚D1,2脚Q1非接发光二极管。3脚CP1接555定时器脉冲，4脚、6脚的R1与S1接地，就可以实现设计要求中提示的功能。另外将一个开关的一端接2片74LS161的CR非，另一端接

高电平实现复位功能;另一个开关的一端接555电视器输出脉冲，另一端接地实现暂停功能。下一页返回上一页9.1课程设计综合上述，方案三能实现本次六十进制计数器及扩展的全部功能。4.电路制作与调试(1)所需仪器设备与器件74LS161两片，74HC00一片，7

447一片，七段数码管两个;555定时器一片，47kΩ电阻两个，10uF电容一个，开关两个，74LS32一片，CD4013一片。(2)电路焊接制作①在焊接制作之间必须对所用器件进行检测，保证器件完好，可以减少因器件不良带来的各种麻烦。下一页返回上一页9.1课程设计②电路焊接在所用

电路板上按所设计的电路图形焊接好电路(3)检测电路检测计数器74LS161及7447各引脚电平，各电平值应与电路确定的值一致，若出现异常，则应找出故障所在，并予以排除(4)电路调试焊接并调试后，结果功

能完全符合设计要求。经测试，在1分钟计数(计数60次)调试后，本小组设计电路与实际时间相差25ms，误差率为1.3%。理论计算为T=C(R1+2R2)×0.7=987ms。返回上一页9.2组合逻辑电路应用举例9.2.1CMOS三色闪光电路1.电路组成及作用CMO

S三色闪光电路由CMOS基本多谐振荡器、变色发光二极管构成。电路见图9-25所示第一部分是由门G1,G2和电阻、电容元件R1,R2,R3,C1共同构成的基本多谐振荡器，其作用是实现灯光有规律地闪烁，

其振频为0.7~10Hz，可以通过调节R3的阻值，获得满意的闪烁节奏。第二部分是由门G3、G4和电阻R4、电容元件C2构成的多谐振荡器，其振频为100Hz，其工作状态受第一部分控制，因此工作在断续振荡状态。下一页返回9.2组合逻辑电路应用举例第三部分是显示驱动电路，它由COM

S非门G5~G10和3个共阳极变色发光二极管组成，也可以用红、绿两只二极管紧贴在一起使用(以改善视觉效果)。2.应用。CMOS三色闪光电路被广泛应用于各种灯饰和广告牌上。3.工作原理在图9-25(a)中，由于G1的输入端A和输出端B又

分别与G3、G4的输入端相连，因此，第二部分电路有如下3种工作状态。①当A点为低电平、B点为高电平时，振荡器停振，且门G4输出为高电平，因此G5、G7、G9输出为低电平，G6、G8、G10输出为高电平，3只变色发光二极管LED1,LED2,LED3中的绿色发光二极管点亮，发出绿光下一页返

回上一页9.2组合逻辑电路应用举例②当B点跳变为低电平时，A点的电位要从接近电源电压值逐渐下降，最后达到G1门的闽值电压UT，由于A点的电位是经R1、R2分压后加至G4输入端的，在A点电位下降到其阈值电压之前，就有可能使门G4

的输入电压首先到达I值电压，从而使电路进入振荡状态。因此，在A点电位从电源电压下降到I值电压的这段时间可以分为两段。在前一段时间内，U14>UT，所以振荡器停振，并且G4输出为低电平，使G5、G6、G7的输出为高电平，则LED1、LED2,LED3中的红色二极管发光③在A点电位从电源电压下

降到闽值电压UT后的一段时间内，UI4<UT，振荡器进入振荡状态由于振频为100Hz，大大高于人们所能感觉到的临界闪烁频率48Hz，此时尽管红、绿两种发光二极管交替发光，但人们只能看到它们的混合色—黄色。下一页返回上一页9.2组合逻辑电路应用举例4.元器件的选择CMOS门电路

G1~G4可选用2输入端四或非门CD4001,G5~G10选用六非门CD4069发光二极管和电阻、电容元件无特殊要求，按图9-25连接其中限流电阻R5=R6=R7=R,R的大小视电源电压而定，即R=(VDD-UOL)/ID,式中ID为流过发光二极管的电流，一般取5~10mA，若VDD=9V,UO

L=0.2V,则限流电阻可在1.8~800kΩ选取。电位器R2可以调节混合色与红色或混合色与绿色的显示时间的比值，最好使两种颜色的显示时间相等。R3用于调节闪烁的快慢。一般取R2与R1的比值为1.2:1，而且R1+R2应比R3大10倍左右下一页返回上一

页9.2组合逻辑电路应用举例9.2.2用音频指示的三态逻辑笔1.电路组成用音频指示的三态逻辑笔的电路由一块四双向模拟开关CC4066、一块时基集成电路NE555、一只晶体管9011和少量的阻容元件组成，其电路结构如图9-26所示。下一页返回上一页9.2组合逻辑电路应用举例2.工

作原理在CMOS集成电路CC4066中有4个双向模拟开关A,B,C,D，每个开关都有一个控制端，分别用VAC、VCB、VCC、VCD表示，每个开关的两个“触点”及其控制端的因脚号码都标在图中。当控制端电位为0时，开关阻断

，当控制端电位为1时，开关导通。其中开关A,B串联，构成2输入端的与门，控制端VAC和VCB就是这个与门的两个输入端，只有当VAC=VCB=1时，与门的输出端才为高电平，否则为低电平。开关C和R6构成

非门，当VCC为低电平时，开关C阻断，CC4066的第9脚输出为高电平，当VCC为高电平时，开关C导通，CC4066的第9脚输出为低电平。下一页返回上一页9.2组合逻辑电路应用举例开关D的两个“触点”与电阻R7并联，当开关D导通时，R7被短路，晶体管CS9011和电阻R5也构成一个非门，由于

其偏置电阻较大，静态偏置电流不足以使晶体管导通，所以，在探针悬空或输入为低电平时，晶体管都工作于截止状态，只有当输入为高电平时，晶体管才饱和导通，输出低电平时基集成电路NE555,R7~R9,C1组成音频振荡器，其输出经C2耦合加至压电陶瓷HTD上产生蜂鸣音。音频振荡器是否工作

，决定于4脚的电平，当为高电平时，振荡器工作，HTD发出声音，反之无声。当开关D导通时，R7被短路，其振荡频率升高，HTD发出较高频率的声音当开关D被阻断时，R7参与振荡，振频低。下一页返回上一页9.2组合逻辑电路应用举例当探针悬空或与被测点接触不良时，R1,R2的分

压点电位为高电平，开关A导通。同时三极管因偏置电流不足而截止，集电极电位为高电平，使开关B导通，实际上就是由开关A,B构成的与门逻辑关系。输出的高电平经开关C构成的非门，输出低电平，加至NE555的4脚，使振荡器停振，HTD不发声。

当探针接触到高电平时，三极管CS9011导通，输出低电平，开关B随之阻断，输出低电平，经开关C反相输出高电平，使振荡器振荡，HTD发声。由于从探针输入的高电平也加至开关D的控制端，使D导通，即R7被短路，振荡器输出高频声音。下一页返回上一页9.2组合逻辑电路应用举例当探针接触到低电平时

，R1,R2的分压点点位为低电平，因此开关A阻断输出低电平，尽管此时开关B导通，但输出还是低电平，即与门的逻辑关系。该低电平经开关C反相输出高电平，音频振荡器工作。这时由于输入低电平使开关D阻断，振荡器

输出较低频的音频信号。综上所述，该电路可以用高、低频和无声来指示高电平、低电平和高阻状态。下一页返回上一页9.2组合逻辑电路应用举例3.元器件的选择与调试四双向模拟开关可以选择CD4006,C544

等，其他型号的双向模拟开关也可以代用，但要注意引脚连接的正确性。三极管也可以选3DG6,CS9011等高频硅小功率三极管，但要求穿透电流和饱和压降要小，β在100左右比较好，其他元件无特殊要求。调试时用稳压电源或用两节干电

池，通过一只1kΩ电位器分压，分别取得高电平的最小值(约2.4V)和低电平的最大值(约0.4V)这两个信号，然后按一下步骤进行调试。下一页返回上一页9.2组合逻辑电路应用举例①探针悬空，接通电源，这时HTD不发声，

否则应调节R1,R2的比值，但两电阻阻值之和要保持不变，R1与R7的比值一般不小于2.5,否则将影响低电平的测量若将R1,R2的比值调小后HTD还发声，则要考虑三极管穿透电流或月值太大，应更换β值或穿透电流较小的三极管②将2.4V电平输入探针，调

节R3使HTD刚好能发出高音频信号R3的阻值不能太小，否则将对被测电路索取较大的电流，这将影响被测电路的实际电平。若R3的阻值小于5kΩ后才能发声，则应换β值较大的晶体管下一页返回上一页9.2组合逻辑电路应用举例③将0.4V电平输入探针，这时HTD应能发出低音频信号，否则应调大R1,R2的

比值。若与①产生矛盾，则应仔细检查元件的参数是否有错误，否则就是双向模拟开关集成块性能不良。该仪器适用于测量三极管、TTL,CMOS这3类逻辑电路，若稍加改进，还可以做多种用途。例如，利用探针与地短路时HTD发声的功能，可以将它

作为一个声响式电缆线信号校对器;如果将电源开关K用按钮开关代替，并将探针对地短路，就可以作为门铃使用;若去掉HTD而将音频信号用双引线引出，则可作为一个700Hz或1300Hz的音频信号发生器，是维修音响设备的得力工具下一页返回上一页9.2组合逻辑电路应用举例9.2.3数

字式温度计1.电路组成数字式温度计的电路如图9-27所示。它由单片ICL7106数模转换器和一片液晶显示器等组成2.工作原理数字式温度计利用热敏电阻RT作为温度传感器，其阻值随温度线性变化，在恒流源AD950的作用下，热敏电阻RT上的电压也随温度

线性变化；下一页返回上一页9.2组合逻辑电路应用举例ICL7106把这个电压进行数模转换，转换后的数字量经内部驱动电路，在液晶显示器上显示出相应的数值。该温度即可通过选择不同的外围电阻值来分别用于测量摄氏和华氏温度摄氏温度测量的最大读数是

199.9°C，其限制量是由传感器的最大允许温度造成的;华氏温度测量的最大读数是199.9°F，其限制量是由显示器的位数所限造成的。对于两个刻度，ICL7106的参考电压VREF均为500mV，图表中电阻参数的单位均为kΩ返回上一页图9-1数字频率计原理框图返回图9-2数字频率计的工作过程(a)数

字频率计的组成框图;(b)工作时序波形返回图9-3控制电路返回表9-174LS273真值表返回图9-4脉冲形成电路(a)原理图;(b)波形图返回图9-5标准脉冲产生与闸门电路返回图9-6闸门电路各点波形返回图9-7幅度范围扩大电路返回图9-8数字频率计整体逻辑电路返回图9-

9数字频率计返回图9-10时基电路的基本电路返回图9-11分频电路返回图9-1274LS90各管脚返回图9-1374LS121的电路返回图9-1474LS273的用法在CP的上升沿处,输出=输入即:8Q7Q6Q5Q4Q3Q2Q1Q=8D7D6D5D4D3D2D1D

否则:不管输入如何变化，输出保持不变返回图9-15译码显示电路返回图9-169路抢答器电路返回图9-17数字抢答器的组成框图返回图9-18由555集成电路构成的声响电路返回图9-19由音乐集成电路构成的声响电路(a)HHDK15;(b)KD150返回图9-209s定时及显

示电路返回图9-21由555集成电路构成秒脉冲产生电路返回图9-22由555集成电路构成秒脉冲产生电路返回图9-23电源电路返回图9-24电路图返回图9-25CMOS色闪光电路返回图9-26用音频指示的三态逻辑笔返回图9-27数字式温度计电路返回前言本书

共分9章，分别为:第1章数字电子技术基础、第2章逻辑代数的基本运算、第3章逻辑门电路、第4章组合逻辑电路、第5章触发器、第6章时序逻辑电路、第7章存储器及集成555定时器、第8章数/模和模/数转换、第9章课程设计与应用实例。本书由刘怀望任主编，吴天兰,翟福军、李勇、张同友任

副主编，由纪素梅编写第1章，申俊星编写第2章，吴天兰编写第3、第8章和实训部分，张同友编写第4章，李勇编写第5章及附录，翟福军编写第6章，刘怀望编写第7、第9章。由于计算机电路技术发展极为迅速，涉及面广，加上编者水平有限，书中难免会有缺点和错误，诚请专

家和读者批评指正。返回上一页