【文档说明】数字电子技术基础第-6-章--半导体存储器和可编程逻辑器件课件.ppt，共(46)页，2.490 MB，由小橙橙上传

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第6章半导体存储器和可编程逻辑器件6.1半导体存储器6.1.1半导体存储器的特点集成度高、体积小、存储密度大、可靠性高、价格低、外围电路简单和易批量生产。6.1.2半导体存储器的分类1.按照制造工艺分为双极型存储器和MOS存储器双极型存储器具有速度快、功耗大、价格高的特点，主要

用于高速应用场合；而MOS存储器具有集成度高、功耗小、价格低的特点，主要用于大容量存储系统。2.按照存取功能分为ROM和RAMROM在正常工作时，只能从中读取数据，而不能写入数据，故属于数据非易失存储器。分为掩模式ROM、可编程R

OM、可擦除可编程ROM等几种类型。RAM在正常工作时可以随时向存储单元写入数据，或者从存储单元中读出数据。RAM分成静态随机存储器SRAM和动态随机存储器DRAM。3.按数据输入/输出方式分为串行和并行存储器并行存储器中数据输

入/输出采用并行方式，串行存储器中数据输入或输出采用串行方式。6.1.3半导体存储器的主要技术指标1.存储容量该指标是指半导体存储器能够存储二进制数据的多少。2.存取时间存储器连续两次读出（或写入）操作所需的最短时间间隔称为读（或者写）周期。6.2

随机存取存储器（RAM）6.2.1RAM的结构1.存储矩阵一个RAM中有许多个结构相同的存储单元，因这些存储单元排列成矩阵形式，故称为存储矩阵。2.地址译码器有字译码器和矩阵译码器两种。在大容量存储器中，通常

采用矩阵译码器，分行地址和列地址译码器两部分。图6-1RAM的电路结构例6-1图6-2为1024×1RAM的结构示意图。试说明该RAM的容量及其寻址过程。解：该RAM的二进制地址范围为A9A8A7A6A5

A4A3A2A1A0＝0000000000~1111111111，行地址A4~A0经过行地址译码器使某一根行线Xi为1，列地址A9～A5经列地址译码器使某一根列线Yj为1。图6-21K×1RAM结构示意图3.片选和读/写控制电路若在RAM的端加低电平，则该RAM就被选中，

可以读/写操作，否则该RAM不工作，相当于与存储系统隔离。RAM被选中后，是读是写，由读/写R/来控制。图6-3一种RAM的片选和读/写控制电路6.2.2RAM的存储单元1.静态存储器（SRAM）的存储单元图6-46管CMO

S存储单元的电路图2.动态存储器（DRAM）的存储单元以上介绍的6管CMOSSRAM缺点：①不管存储的是1还是0，总有一个管子导通，需要消耗一定的功率；②每个存储单元需要6个MOS管，不利于提高存储器的集成度。图6-54管

动态存储单元电路图（1）电路结构（2）工作过程例6-2试分析图6-5所示4管动态存储单元的读/写操作过程。解：（1）当读操作开始时，先在V5、V6管栅极上加预充电脉冲，使V5、V6管导通，位线B和与电源＋VDD接通，＋VDD将位线分布电容CB和C充电至高电平

。当预充电脉冲消失后，位线上的高电平将在短时内得以保持。当位线处于高电平期间，如果地址译码器输出Xi和Yj同时为1，则门控管V3、V4、V7、V8均导通，此时内部所存数据被读出。例如，设存储单元为0状态，即V1管导通、V2管截止，位线电容CB将通过V3、V1管

放电，使位线B变为低电平。同时因V2管截止，故位线仍保持高电平。这样就把存储单元的0状态读到B和上。由于此时V7、V8管也导通，所以位线B和的数据上了数据线D和。（2）当进行写操作时，给定的地址经过译码，Xi、Yj同时为高电平，使V3、V4、V7、V8管导通。输入数据从器

件的I/O端通过读/写控制电路加到D、端，然后通过V7、V8传输到位线B和上，再经过V3、V4管将数据写入C1或C2。例如，设写入数据为0，即D＝0，＝1，当Yj＝1时，V7、V8管导通，则位线B＝0、＝1。此时若Xi＝1，则V3、V4管导通，位线的高电平经V4管向C1充电，V1管

导通，然后C2通过导通的V1管放电，使V2管截止，因此向存储单元存入0。存入1的过程与存0的过程类似。DRAM的型号较多，常用的有256K×1位的μPD41256，该芯片的存储容量为218。单管存储单元在提高集成度上有优势，成为大容量DRAM的首选存储单元。

当写入1时，字线Xi给出高电平，V管导通，将位线上的数据存入CS中；读出1时，字线Xi为高电平，V管导通，CS经过V管向CB充电。由于存储器位线上连接的存储单元数目很多，使CB远大于CS，所以位线上读出的电压信号幅度很小，且读出操作过后，因为电荷的损失，所以CS上的电压很低。在DRAM中设有灵敏再

生放大器，一方面将读出信号放大，另一方面在每次读出后，及时对读出单元进行刷新操作。图6-6单管NMOS存储单元6.3只读存储器（ROM）分掩模式ROM、可编程ROM（PROM）和可擦除可编程ROM（EPROM）。根据

数据擦除、写入方式，又分为紫外线可擦除可编程ROM（UVEPROM）、电可擦除可编程ROM（E2PROM）和快闪存储器（FlashMemory）等3种。6.3.1ROM的结构图6-7ROM的结构框图输出缓冲器的作用：一是提高存储器

的带负载能力；二是将输出信号电平调整为标准的逻辑电平值；三是实现对输出信号三态控制，便于ROM与数字系统数据传输总线连接。6.3.2掩模式只读存储器（固定ROM）1.二极管ROM图6-8二极管ROM的电路结构表6-1图6-8ROM

的数据表2.MOS管ROM图6-9MOS管存储矩阵的电路结构图6.3.3可编程只读存储器（PROM）1.熔丝型PROM存储单元图6-10熔丝型PROM存储单元的原理电路2.熔丝型PROM编程举例图6-1116×8的PROM

结构原理图6.3.4可擦除可编程只读存储器（EPROM）*1.紫外线可擦除可编程ROM（UVEPROM）（1）FAMOS管图6-12FAMOS管（2）FAMOS管存储单元（3）SIMOS管存储单元图6-

14SIMOS管图6-15SIMOS管存储单元2.E2PROM（1）Flotox管原理简介（2）E2PROM存储单元图6-17E2PROM的存储单元图6-16Flotox管3.快闪式存储器（1）叠栅MOS管简介（2）快闪式存储器的存储单

元图6-18快闪式存储器中的叠栅MOS管图6-19快闪式存储器中的存储单元6.4存储器容量的扩展1.位扩展方式例6-3试用多片1024×1位的RAM扩展成一个1024×8位的RAM存储系统。解：8片1024×1位的RAM芯片的所有地址线、读写控制线R/、片选信号端分别并联，作为扩展后存

储系统的地址线、读写控制线R/、片选信号，扩展后存储系统的容量为1024×8位。图6-208片1024×1RAM构成一个1024×8RAM2.字扩展方式例6-4试用4片256×8位的RAM芯片扩展成一个1024×8位的RAM存储系统。解：将每片2

56×8位RAM的地址线A0~A7并联，作为扩展后存储器的低8位地址线，译码器（1/2）CT74LS139的输入A0、A1分别作为扩展后存储器的高两位地址线A8和A9，4片256×8RAM的8位I/O端分别并联，作为扩展后存储系统的I/O端。图6-21用4片256×8的RAM构

成1024×8的RAM存储系统表6-2例6-4中每片256×8RAM的地址分配情况6.5可编程逻辑器件（PLD）6.5.1PLD概述1.数字集成电路分类从功能上分成通用型和专用型两大类。2.可编程逻辑器件PLDPLD是一种通用型逻辑器件，不但逻辑功能由用户自行编程确定，而且其集成度很高。3

.PLD芯片分类PLD芯片常见的有以下几种：（1）按集成逻辑门密度分类按集成逻辑门的密度，PLD可分为低密度可编程逻辑器件（LDPLD）和高密度可编程逻辑器件（HDPLD）两大类。（2）按编程次数分类按编程次数，分为一次性编程器件和多次编程器

件两种。（3）按编程方式分类可分为熔丝和反熔丝编程器件、UVEPROM编程器件、电可擦除可编程器件、SRAM编程器件4种。4.PLD内部结构的习惯画法若有“·”，则表示该点固定连接（硬线连接，不可以编程改变）。若有“×”表示该点编程连接。如

果没有“·”，亦无“×”，表示该点不连接（被编程擦除）。图6-22PLD中逻辑门的简化画法图6-23PLD的连接方式及PLD与门阵列5.PLD的结构特点任何一个逻辑函数都可以表示为最小项之和的形式，所以LDPLD采用以下结构：一级与门电路（即与阵

列）、一级或门电路（或阵列）和一级输出电路。图6-24LDPLD的基本结构框图表6-34种LDPLD的结构特点6.5.2可编程阵列逻辑（PAL）1.PAL基本逻辑功能介绍用PAL器件设计组合逻辑电路时，与阵列的每个输出为一乘积项，或阵列的每个输出为若干个乘积项之和，亦即PAL是用乘积项之

和的形式来实现组合逻辑函数的。如果输入端I1、I2、I3、I4分别接逻辑变量A、B、C、D，则该PAL电路所实现的逻辑函数Y1＝ABC＋BCD＋ACD＋ABD2YABBCCDAD3YABAB

4YABAB图6-25PAL的基本结构图2.典型的PAL器件PAL16L8PAL16L8的逻辑电路，包含有8个与、或阵列和8个三态反相输出缓冲器。每个与、或阵列由8个32输入端与门和7输入端或门组成。与

、或阵列的第一个与门的输出作为专用乘积项，用来控制三态缓冲器的输出，其余7个乘积项作为或门的输入信号。图6-27PAL16L8的逻辑电路例6-5用PAL芯片设计具有使能端2线-4线二进制译码器。解：表6-42线-4线译码器真值表310YAA201YAA110YAA001YAA图6

-28用PAL16L8设计的2线-4线译码器的熔丝图6.5.3通用阵列逻辑（GAL）1.GAL的基本结构分两大类：一类与PAL器件基本相似，即与门阵列可编程，或门阵列固定连接，这类器件有GAL16V8、ispGA

L16Z8和GAL20V8等，此类芯片称为通用型GAL器件，其中ispGAL16Z8还可在系统编程；另一类GAL器件的与门阵列和或门阵列均可编程。GAL39V18就属于此类器件：（1）8个输入缓冲器（对应引脚2~9，作为固定输入）；（2）8个输出缓冲器（对

应引脚12~19，作为输出缓冲器的输出）；（3）8个输出逻辑宏单元（OLMC12~19，或门阵列包含在其中）；（4）8个输出反馈/输入缓冲器（中间一列8个缓冲器）；（5）可编程与门阵列（由8×8个与门构成，64个乘积项

，每个与门有32个输入端）；（6）一个系统时钟CP输入端（引脚1），一个三态输出控制端OE（引脚11），一个电源（＋VDD）端和一个接地端（引脚20和引脚10，图中未画，通常：＋VDD＝＋5V）。图6-29GAL16V8的逻辑结构图2

.GAL的结构控制字和输出逻辑宏单元（OLMC）GAL器件每个输出端都有一个对应的输出逻辑宏单元OLMC，通过对GAL的编程，可以使OLMC具有不同形式的输出结构，以适应各种不同的应用需要。（1）GA

L的结构控制字GAL16V8有一个82位的结构控制字，通过对GAL编程，可以实现对结构控制字每位的设定，从而决定各个OLMC的工作方式。（2）输出逻辑宏单元（OLMC）OLMC主要由以下4部分组成。图6-30GAL16V8的结构控制字的组成图6-31OLMC的逻辑结构框图表6

-5TSMUX的控制功能表表6-6OLMC的功能组合3.GAL的工作模式GAL16V8有3种工作模式，即简单型、复杂型和寄存器型。（1）简单型工作模式处于这种模式时，该器件有多条输入和输出线，没有任何反馈通路。15脚和16脚仅仅

作为输出端，其输出逻辑表达式最多有8个乘积项。（2）复杂型工作模式处于该模式时，它有多条输入和输出线，输出12和19脚不存在任何反馈通路，输出13~18脚和与门阵列之间有一条反馈通路。其输出逻辑表达式最多有7个乘积项，另一个乘积项用于输出使能控制。（3）寄存器型工作模式表6-7GAL16V8的

简单型工作模式表6-8GAL16V8的复杂型工作模式表6-9GAL16V8的寄存器型工作模式例6-6用GAL16V8设计一个具有使能端的2线-4线二进制译码器。解：设输出使能端为ST（高电平有效），译码器的输入为A1、A0，输出为（低电平有效）。2线-4线

二进制译码器输出逻辑表达式3210YYYY、、、310YAA201YAA110YAA001YAA表6-10例6-6的GAL16V8结构控制字的配置情况6.5.4复杂可编程逻辑器件（CPLD）1.CPLD的基本结构（1）可编程逻辑宏单元（2）可编程I/O单元（3）可编程连线阵列图6-33

ispLSI1016器件I/O单元的配置形式2.CPLD的分区阵列结构图6-35MAX7000S/E器件中的宏单元结构THEEND