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SignalIntegrity、EMC&HighSpeedPCBDesignPart3PCB的信号完整性分析12第3部分PCB的信号完整性设计▪PCB的信号波形完整性设计信号完整性问题----反射阻抗匹配关键长度布线

➢单端传输线➢信号线差分对端接技术➢串联➢并联➢戴维南➢AC➢二极管信号完整性问题----串扰共模和差模布线层的安排互连和I/O信号完整性分析模型3第3部分PCB的信号完整性设计▪PCB的电源完整性设计电源完整性问题同步开关噪声电源分配

设计PCB回流设计▪PCB的信号时序完整性设计两种常见的时序模型及其时序裕量的计算方法几种变型的源同步时序电路及其时序裕量的计算方法仿真在时序设计中的作用4PCB的信号完整性设计▪信号完整性在硬件不同阶段的工作5PCB的信号完整性设计▪信号完整性的定义信号完整性（S

ignalIntegrity，简称SI）是指在信号线上的信号质量6PCB的信号完整性设计▪信号完整性的内容波形完整性（Waveformintegrity）时序完整性（Timingintegrity）电源完整性（Powerintegrity）▪信号完整性分析的目的

就是用最小的成本，最快的时间使产品达到波形完整性、时序完整性、电源完整性的要求。7信号完整性概论▪信号完整性的内容波形完整性单调性（monotonic)噪声裕量（noisemargin）上冲下冲（ove

rshoot,undershoot)振铃（ringing）8信号完整性概论▪信号完整性的内容时序完整性建立保持时间（setup/holdtime）时序抖动（timingjitter）反射(reflection)串扰ISISSOrandomjitter飞行时间（flig

httime）9信号完整性概论▪时序问题的提出数据的传输一般都通过时钟对数据信号进行有序的收发控制。芯片只能按规定的时序发送和接收数据，过长的信号延迟或信号延时匹配不当都可能导致信号时序的违背和功能混乱，导致芯片无法正确收发数据、系统无法正常工作

。随着时钟频率的不断升高，留给系统设计的时序裕量将越来越少，我们必须经过精确的时序计算，给出各个环节的时序裕量。10信号完整性概论▪电源完整性电源噪声地弹SSO目标阻抗11信号完整性概论▪信号完整性的含义信号完整性指的是在高速产品中由互连线引起的所有问题。▪所有与信号完

整性噪声问题有关的效应都对应下面四类特定噪声源中的一个:单一网络的信号完整性：在信号路径或返回路径上由于阻抗突变引起的反射与失真。两个或多个网络间的串扰：和理想或非理想回路耦合的互电感、互电容电源和地分配中的轨道塌陷(

旁路和去耦)：电源/地网络的阻抗压降来自整个系统的电磁干扰和辐射.12影响信号完整性的问题▪单一网络的信号质量：在信号路径或返回路径上由于阻抗突变而引起的反射与失真。▪使信号感受到阻抗变化的情况:线宽变化层转换返回路径平面上的间隙接插件分支线、T型

线或桩线网络末端▪减小阻抗变化引起的信号完整性就是让整个网络中的信号所感受到的阻抗保持不变。13影响信号完整性的问题▪串扰:当网络传播信号时，有些电压和电流能传递到邻近的静态网络上，而后者只是从事自己的事务。即使第一个网络（动态网络）上的信号

质量非常好，这些信号也会以有害的噪声形式耦合到第二个静态网络上。正是网络间的容性耦合和感性耦合，给有害噪声从一个网络到达另一个网络提供通路。串扰发生在两种不同的情况：互连线为均匀传输线（电路板的线条）和非均匀传输

线（接插件和封装）时。返回路径为均匀平面时是实现最低串扰的结构。此时，感性耦合和容性耦合的大小是相对的；当发生变化时，就会增加两个传输线间的耦合噪声，此时感性耦合比容性耦合增加的要多。感性占主导地位时，这种串扰通常归为

：开关噪声、ΔI噪声、dI-dt噪声、地弹（groundbounce）、同步开关噪声（SSN）、同时开关噪声（SSO）。这类噪声是由耦合电感即互感产生的。14影响信号完整性的问题▪轨道塌陷噪声：当通过电源和地路径

的电流发生变化时，在电源路径和地路径间的阻抗上将产生一个压降。这个压降就意味着供给芯片的电压减小了，可以看做是电源与地间的电压减小或塌陷。设计电源和地分配的目的是使电源分配系统（PDS）的阻抗最小。一个低阻抗PDS应考虑：相邻的电源和地分配层平面的介质应尽可

能的薄,以使它们紧紧地靠近.低电感的去耦电容.封装时安排有多个很短的电源和地引脚.片内加去耦电容.使用超薄、高介电常数的叠层：3M公司的C-Ply15影响信号完整性的问题▪电磁干扰常见电磁干扰源：差分信号转换成共模信号，最终在外

部的双绞电缆线上输出；电路板上的地弹在外部单端屏蔽线上产生共模电流。连接电缆使用铁氧体将明显地减小天线效应。▪信号完整性的两个重要推论随着上升边的减小，这四种问题都会变得更严重。解决信号完整性的有效办法很大程度上基于对互连线阻抗的理解。16PCB的信号完整性设计▪信号完整性问

题信号完整性是指在信号线上的信号质量，是信号在电路中能以正确的时序和电压做出响应的能力信号具有良好的信号完整性是指在需要的时候必须达到需要的电压/电平值；当电路中信号能以要求的时序、持续时间和电压幅度到达IC时，该电路具有很好的信号完整性差的信号完整性并不是由某一单

一因素导致的，而是由板级设计中的多种因素共同作用、相互影响而产生IC开关速度高、端接元器件布局不正确、高速信号的错误布线等导致反射、振荡、上冲与下冲、串扰等SI问题同步开关噪声（SSN）、同步切换噪声（

SSO）、地弹信号延迟17PCB的信号完整性设计▪信号完整性问题反射反射就是传输线上的回波，信号功率（电压和电流）的一部分传输到线上并达到负载处，这时有一部分将会被反射原因：源端、传输线、负载端阻抗不

匹配现象：振铃（欠阻尼）、环绕振荡（过阻尼）---上冲和下冲串扰当信号在传输线上传播时，因电磁能量通过互容和互感耦合对相邻的传输线产生的不期望的噪声干扰，它是由不同结构引起的电磁场在同一区域里的相互作用而产生的容性耦合

引发耦合电流，感性耦合引发耦合电压原因：公共阻抗耦合、电磁场耦合➢Pcb层的参数、信号线间距、驱动和接收端的电气特性、线端接方式➢线的长度、线中信号传输方向、参考地平面18PCB的信号完整性设计▪信号完整性问题信号延迟传输延迟与信号线长

度、信号传输速度有关信号传输线长度是影响时钟脉冲相位差的直接原因，直接导致时序完整性问题现象：时序错误、逻辑器件功能混乱地弹当逻辑器件内部和PCB上的很多数字信号同步进行切换时，电路中大的电流涌动引起的地平面反弹噪声

负载电容的增大、负载电阻的减小、地电感的增大及同时开关的数目都会导致地弹的增大回流噪声地平面的分割不当，如地层分割为数字地、模拟地、屏蔽地等，当数字信号走到模拟区域时，就会产生地平面回流噪声；电源层分割成2.5V、3.3V、5V时也会产生

回流噪声。19传输线理论：集中模型▪在互连上任何一点的电压都可以被当成是一致的,即VAA’=VBB’与IA=IB,信号从信源被传送负载时并不受任何影响,而传输线连接信源与负载可被视作由一集中的元素(LumpedElemen

t)所组成,所谓的集中模型。▪LumpedModel集中模型：相对较短的互连，较长的信号上升时间传输线上的电压大致一样，电压缓慢地上升，传输线导致的电位差可被忽略传输线可以考虑成单独的元件ΔZ20传输线理论：

分布模型▪当信号的速度很快的时候,例如100ps的上升时间(在FR4PCB板上=1.5cm),同样是1cm长度的互连就显得相对较长,而在传输线上的电压也会不一致,即VAA’≠VBB’与IA≠IB▪DistributedModel分

散模型：相对较长的互连，较短的信号上升时间传输线上的电压不一致并变化急速，传输线导致的电位差不可被忽传输线可以考虑成R,G,L,C所组成的电路结构21传输线的模型▪传输线是由两条一定长度的导线组成的，用于将信号从一端传输到另一端▪何时需要将走线考虑成传输线：走线的传输延

时远大于信号的上升时间。▪传输线的两个重要特征：特征阻抗，时延。特征阻抗类似于水管的宽度，而传输速度类似于水流过管子的速度。R=传输线单位长度的电阻值,W/ML=传输线单位长度的电感值,H/MC=传输线单位长度的电容值,F/MG=传输线单位长度的

电导值,S/M22传输线的分类▪仅从PCB设计角度来看，我们只能碰到两种传输线：带状线（stripline）和微带线（microstrip）。带状线是指信号线夹在两个平面层之间，理论上它能最好的传输信号。微带线在外层。从信号质量的保证来讲：带状线优于微带线从EMI/EMC角度讲：带状线

优于微带线需要注意的两点：时延和阻抗23阻抗匹配▪特征阻抗特征阻抗是指信号沿传输线传播时，信号看到的瞬间阻抗的值阻抗不匹配会引起：反射、EMI等问题测试阻抗的设备：TDR设备24CharacteristicImpedance▪MicrostripLi

ne▪StripLinehWTBhWT60erZO=ln1.9B0.8W+TZO=ln87er+1.4145.98h0.8W+T介电常数线条宽度线条厚度与参考面距离25传输线的损耗26减小损耗的方法▪材料：选用损耗小的材料，但价格会贵▪减小走线长度▪改善信号完整性：连

接器、过孔、背钻、微带线or带状线、线宽▪思考题：那种方式在我们实际设计中对于减小损耗最有效？27关键长度▪关键长度（电气长）的线条定义：一条传输线的物理长度足够长，以至于从源到负载传播的电磁波和它通过回路回到

源的过程在下一个边沿转换之后还在进行。在早先的边沿触发返回之前第二个边沿转换就注入到传输线上了▪线条关键长度的计算：时域中考虑布局初期可近似计算，考虑关心频率下实际的节电常数值来确定传输线上真正的传播延时值，传输延时和边沿转换速率都应考虑。对于极快的边沿速率，需

要使用PCB芯层和预浸材料的实际节电参数进行详细计算。Tr2TpdLmax=Tr是边沿速率（ns）Tpd是传播延时（ns）Lmax是最大布线长度（cm）28关键长度▪未端前接FR4（介电常数取4.5）的线条关键长

度计算微带线拓扑带状线拓扑Vpd=Cer▪WhenC=3x108m/s,Tr=1ns,er=4.5ThenCriticalLength=20mmL0C0Tpd0=7xTrLmax=3.5xTrLmax

=2.75xTrLmax=9xTrLmax=29布线▪单端传输线级链串行方式（菊花链连接）相对于传播长度和信号边沿转换时间来讲，负载间的距离很小，否则就需考虑SI问题（包括振铃和反射）。射线状连接方式（星型连接）从驱动

源到多个负载同时提供多个点到点的连线。对于共用的单个驱动源的快边沿转换速率的信号（时钟），电路网络要优先于级链串行方式而选用射线状连线。如果必须使用一条电气长的信号线布线，那么这条印制线必须适当端接。长传输线通常需要具有大驱动电流的元件，应该按戴维南等效原理或印制线的特性阻抗来计算端接电阻。

此时使用T形或分叉线条是不允许的。每个T形布线会具有2Z0的特性阻抗，这种阻抗不连续会导致SI问题，尤其是T形短线长度不同时。30布线▪信号线差分对如果不同地电位的偏移量较大，单端信号线可能会工作不正常，此时可以使用差分线对在两个系统间发送逻辑信号。此时，驱动

器和接收器应分别采用浮地设计。目的：在理论上是能从驱动器发送两个纯净的信号到接收器，而不必考虑他们的布线，也就是差分对线条可以并排、分开或在不同的布线层上，只要这两个信号没有时间差而且状态良好，就能保证正常工作。保证线条的特性

阻抗已不是强制的，只要在接收器处信号的幅度和相位满足系统正常工作即可。优点：降低EMI（差分模式）不受外部噪声源的共模干扰（两条信号源暴露在相同的噪声源中，结果是差分可以消除噪声31差分线阻抗匹配和走线应注意事项▪现今LVDS走线越来越流行，主要原因是因为它是采用一对线对一个信号

进行传输，其中一根上传输正信号，另一根上传输相反的电平，在接收端相减，这样可以把走线上的共模噪声消除。另外就是因为它的低功耗，LVDS一般都采用电流驱动，电压幅度才350mvpp。当然它也有缺点就是需要2倍宽度的走线数来传输数据。差分线一般传输信号的速度都比较快

，所以要进行严格的阻抗控制，一般都控制在100欧姆。下图为一个差分传输模型，其中Z11和Z22分别为两根信号线的特性阻抗，K为另外一根线对自己的耦合系数。I为线上的电流。32▪1线上任意一点的电压为V1=Z11*i1+Z11*i2*K2线上任意一点的电压为V2=Z22*i2+Z22*

i1*K因为Z11=Z22=Z0，i1=-i2,所以V1和V2大小相等方向相反。所以差分阻抗为Zdiff=2*Z0*（1-K）由公式可知差分阻抗不仅和单根线的特性阻抗Z0有关，还和耦合系数K有关，所以调整线宽，间距，介电常数，电介质厚度，都会影响到差分阻抗。另

外差分线大多应用在源同步时钟系统当中，这就要求数据线和时钟线的长度要匹配，另外由差分线自身的特性要求一对之间的两根线要匹配。33布线▪一般设计原则要求差分线条间距在0.1in之内，这在布线变换布线层或穿越过孔附近和其他不连续区时，会较困难。▪足够精确的长度匹

配只是为了避免时间差问题。一般长度匹配的精度不需要超过0.5in，因此，自动布线和放置过孔都是允许的。例如，工作时间为250ps的LVDS逻辑器件，长度匹配的精度在1.5in以内即可。▪好的差分信号线布线设计要求在两条印制线之间适当端接差模电阻。▪不同布

线层布置差分信号线容易产生的问题：阻抗控制回流电流和层间跨越传播速度产生共模能量34布线层的选择▪时钟和周期信号线必须在相同一层布线或处在被同一参考平面分离的相邻的布线层。▪在不同层间布线需要确定：使用哪层布线紧邻信号使用的镜像/参考

平面/印制线布放在多层板上不要在微带线层布放时钟或其他敏感线条，通常外层都是为大的信号总线和I/O电路保留的。保持线条阻抗恒定并减少或消除过孔在选定的层间进行线条跳转保持传输线阻抗为常数▪布线层及PCB可能产生的EMI现象由于过孔和时钟线层间跨越引起镜像平面不连续，此时RF回路电流将

由直线变成弯曲路径，形成环形天线。元件输出信号的转换边沿产生的峰值浪涌电流会注入到电源和地网络（镜像平面），这个电流会在整个PCB上传播未使用3W布线原则，在过孔的圆形保留区会产生磁损耗。印制线和过孔物理空间的间距也必须满足3W原则35信号完整性问题---反射▪反射的形成机理反射－－初始波当

驱动器发射一个信号进入传输线时，信号的幅值取决于电压、缓冲器的内阻和传输线的阻抗。驱动器端看到的初始电压决定于内阻和线阻抗的分压。反射－－第一次反射如果信号线末端端接的阻抗正好和信号线的特征阻抗匹配时，幅值为Vi的信号端接到地，这样电压Vi将保持直到信号源再次转变，也

就是没有反射，如果传输线的末端出现的阻抗不同于传输线特征阻抗，信号的一部分端接到地，而信号的剩余部分将沿着传输线向源头端反射回去。反射系数决定了反射回去的信号能量，它被定义为给定节点上的反射电压和入射电压的比值。反射－－多重反射当信号在线终端处的

阻抗不连续点被反射时，信号的一部分将反射回源头。当反射信号到达源头时，若源头端阻抗不等于传输线阻抗将产生二次反射。接着，由于传输线的两端都存在阻抗不连续，信号将在驱动线路和接收线路之间来回反射，最终达到直流稳态。RL-ZoRL+ZoΓ=3

6消除反射的方法－－端接▪传输线上的反射会对数字系统性能有重要的负面影响，为了最小化反射的负面影响，必须想办法消除或减弱它。基本上有三种方法：降低系统的频率以使传输线上的反射将在另一个信号驱动到线上之前达到稳态。第一种方法，不现实，否则就是一个低速系统了缩短P

CB走线长度以使反射在更短的时间内达到稳态。第二种方法可能不现实也可能需要更多的代价比如更多的叠层等给传输线两端端接一个等于特征阻抗的阻抗，以消除反射。第三种是最实际的利于我们采用的方法。▪常用的端接方法有：片上源端端接、串行端接、并行端接、AC端接、戴维

南端接、二极管端接、多负载端接。关于差分线的端接37常用的端接方法－－片上源端端接▪片上源端端接要求输出缓冲器I-V曲线在工作范围内非常线性，并输出一个阻抗与传输线阻抗非常接近的I-V曲线。理论上，这是最佳方案但不现实，因为这

不要求任何额外的元件而导致增加成本和浪费板空间。然而很多变量能彻底地影响缓冲器的输出阻抗，所以很难达到缓冲器阻抗和传输线阻抗之间的良好匹配。这些变量包括硅制作过程中的偏差、电压、温度、功率输出因数和同步开关噪声等。38常用的端接方法－－串行端接▪串联源端端接串联源端端接要求加

一个电阻与输出缓冲器串联。要求缓冲器阻抗和电阻值的和等于传输线的特征阻抗通常设计输出缓冲器I-V曲线产生一个极低阻抗，以至于从源端看进去的阻抗的大部分都包含在电阻，因此选择精密电阻可以使总偏差降到很低，因为电阻包含了大部分的阻抗。这种方法的缺点就是电阻增加了板的成本并且占用有效的

板面积。当印制线终端是集总负载或单一元件时，串联端接是最佳的，串联电阻的阻值为RS=Z0-R0串联电阻必须直接位于驱动器的输出，元件和电阻之间不能使用过孔SZoLRS39常用的端接方法－－并行端接▪带电阻负载的负载端接可以使

用精密电阻，负载或带电阻负载的并联端接消除缓冲器阻抗相关的未知变量。反射在负载端消除，并可使用低阻抗输出缓冲器。缺点是大部分的直流电流被分流到地，这加大了功率输出和发热问题。另外稳态电压也有源端电阻和负载电阻之间分压来确定，这引起更强大缓冲器的要求。并联

端接的位置应在印制线布线的最终端头并联端接电阻值为RL=Z0SZoLRL40常用的端接方法－－AC端接▪交流负载端接交流负载端接在传输线的负载末端使用串联的电阻和电容以消除反射。电阻R应等于传输线的特

征阻抗，而电容C应选择负载端的RC时间常数近似等于一个或两个上升时间。对于具体设计，建议使用仿真以选择最优的电容。优点是在负载端上反射被消除，并且不产生直流功耗。缺点是电容负载将减缓负载端的上升或下降时间而增加信号延迟。另外附加的电阻和电容

占用了板子空间并增加了成本。RL=Z0,CL=300pFSZoLRLCL41常用的端接方法－－戴维南端接▪戴维南端接戴维南端接需要两个电阻元件一个接电源，一个接地，这样可以优化逻辑高和逻辑低之间的转换电压点。应避免出现在负载的

逻辑高和低的转换点上出现不恰当的参考电压。戴维南网络等效电阻必须要等于印制线的特性阻抗。Vref=R2/(R1+R2)×VsR1=R2,逻辑高低电流需求相同，但多数逻辑不适合R1<R2,逻辑低电流需求大于逻辑高，适于TTL和CMOSR1>R2,逻辑高电流需求大于逻辑

低，适合多数逻辑SZoLR2R142常用的端接方法－－二极管端接▪二极管端接这种端接方式通常在差分对电路上使用。二极管限制了印制线上的过冲并保持低电能损耗。但高速信号的频率响应不好，且由于二极管不影响印制线的阻抗，所以反射仍然存在。通常，肖特基二极管是较好的选择SZ

oLD2D143差分线的端接▪差分信号也可以通过端接来满足差分信号的SI要求差分信号有两种传输模式：差模和共模。一般依据逻辑序列的选取，常需要同时考虑这两种模式。差模阻抗是端接纯差分信号的线间电阻值，共模阻抗值是信号线

到地的值。由于对一种传播模式可能正常工作的端接对另一种模式就可能不正常工作，另外还有共模差分的器件，故基于不同的应用和逻辑系列，两种端接方法都需要。SZoRLSZoRLSZoRLSZoSZoSZo44多负载端接▪单一驱动源驱动多

个负载的情况，需要根据负载情况及电路的布线拓扑结构来确定端接方式和使用端接的数量。如果多个负载之间的距离较近，这是可通过一条传输线与驱动端进行连接，负载都位于这条传输线的终端，这样只需要一个端接电路。串行端接只要在传输线源端串入一个电阻，如果是并行端接，位置应在离源

端最远的负载处，同时布线应优先选择菊花链的连接方式。如果多个负载之间距离较远，则应采用多条传输线与驱动端连接，每个负载均需要一个端接电路。串行端接要在每条传输线源端串入一个电阻，并行端接，应在每一个负载处都进行端接，同时布线应优先选择菊花链的连接方式。45信号完整性问题---反射▪端接技术小结

从系统整体设计出发，应优先选择并行端接可以用于分布负载全吸收传输波以消除反射当无驱动线路信号时，设置线电压值当分布负载用于走线路径的终端时，并联端接对总线非常合适。串行端接则简单宜行，但不适于高频信号通路串联端接对点到点的走

线路径最佳的，可以减少上升时间，从而使信号路径中传播不连续的影响降低，可以使用分离的传输线从公共源端辐射状引出多个负载，且不影响网络中的其他电路端接方法一般规则：并联端接对具有快速时钟/脉冲的总线及点对点网络

是首选的RC端接可提供高的信号质量，但其代价是增加了元器件，常用于高速背板的设计如果同时存在CMOS逻辑和TTL逻辑，则戴维南端接不适用。46端接技术小结▪终端匹配方式和元器件的取值还需与电路芯片的驱动能力和功耗等综合考虑。▪关

于匹配元器件位置的规则，源端匹配器件应该尽量靠近驱动器；终端匹配器件应该尽量靠近接收端。如果网络不是菊花链，那么匹配元器件的位置和匹配值应该由SI工具分析确定。47测试验证48测试验证49信号完整性问题---反射▪反射抑制的走线点对点的拓扑结构菊花链的拓扑结构星形的拓扑结构远端分支的拓

扑结构周期性负载的拓扑结构50常用布线拓扑51信号完整性问题---串扰▪容性耦合与感性耦合▪串扰的影响因素电流流向地平面干扰源频率和上升时间两线间距和平行长度▪串扰的特性▪串扰抑制的解决方案52共模和差模EM的概念▪当两条或

者多条信号线以相同的相位和方向从驱动端输出到接收端的时候，就会产生共模干扰。共模特性表现为这些导线组中的感生电流方向全部相同，而产生的磁场也是他们相同方向磁场的迭加，增大了磁场强度，向外辐射能量的大天线就是这样形成的

。在共模的情况下，会导致磁场强度的变大和电场强度减小，这样就相当于增加了传输线的电感和减小传输线的电容值。因此，如果传输线的阻抗变大，电磁场能量外泄增加，电磁干扰也变大。53共模和差模EM的概念▪电源线上电流从驱动端流到接收端的时候和它回流之间耦合产生的干扰，叫做差模干扰

。电流流向负载时，会产生等值的回流，这两个方向相反的电流，当回流电流完全居于传输电流下方的时候，就形成了标准的差模信号。由于它们相互之间产生的磁场方向相反，因而可以抵消大部分的磁场，抑制了磁场的外泄比率，而其中残留的电磁场就形成了差模EMI。▪通常，线路上这两种电磁

干扰是同时存在的由于线路的阻抗不平衡，两种分量在传输过程中会相互转变，情况十分复杂。干扰在线路上经过长距离传输后，由于线路阻抗和地线阻抗不同，差模干扰的衰减要比共模干扰的衰减大，因此控制共模干扰往往比控制差模干扰要困难的多。54串扰的概念▪串扰是指当信号在传输线上传播时，因电磁耦合

对相邻的传输线产生的不期望的电压噪声。55引起串扰的原因▪串扰是由电磁耦合引起的，耦合分为容性耦合和感性耦合两种。容性耦合是由于干扰源（Aggressor）上的电压变化在被干扰对象（Victim）上引

起感应电流从而导致的电磁干扰；而感性耦合则是由于干扰源上的电流变化产生的磁场在被干扰对象上引起感应电压从而导致的电磁干扰。因此，信号通过一导体时会在相邻的导体上引起两类不同的噪声信号：容性耦合信号和感性耦合信号。56地平面上的串扰▪在高频数字电

路中，造成串扰的主要原因是电感耦合的结果。▪串扰电压的大小和信号线之间的距离D，地平面的高度H以及系数K有关。式中K与信号的上升时间以及相互干扰的信号线的长度有关。对于叠层设置来说，无疑拉近信号层和地层的距离将会有效的减少地平面的串扰

。57隔离槽的影响▪减慢了上升时间，增加了回路面积，从而导致电感的增大，容易产生不必要的串扰和EMI。58前向串扰、后向串扰▪容性耦合和感性耦合在前向和后向产生耦合电流。对应的串扰叫前向串扰（又名远端串扰）和后向

串扰（又名近端串扰）。59微带线和带状线的串扰▪前向串扰是由互感和互容引起的，两者在被侵害网络上引起的耦合电流方向相反，信号线走在内层时，两者引起的串扰大小基本相同，方向相反，从而大部分相互抵消。这时候前向串扰对信号的影响可以忽略不计了▪后向串

扰成为我们关注的重点。所以要求所有高速信号和时钟信号尽量走在内层。60走线长度对串扰的影响▪走线长度的不同对串扰的影响很大，表现在前向串扰幅度的增加以及后向串扰宽度的增加。所以在满足时序的前提下，信号

尽量走短。61走线间距对串扰的影响▪线间距的不同对前向串扰以及后向串扰的影响很大，随着线间距的变小，前向串扰的幅度、后向串扰的幅度增加的很大。所以在走线空间足够的前提下，信号尽量拉开。62信号上升时间对串扰的影响▪上升沿对串扰也有一点影响，但影响并不大63线距平面层距离对串扰的影响▪从仿真结

果来看，传输线距离平面越近，串扰越小，而且相当的明显。但当改变传输线距离平面的距离时，势必导致传输线阻抗的变化，从而导致阻抗不匹配，这对串扰也有影响。不过考虑到阻抗影响并不是特别的明显，所以可以得出这个结论：传输线距离平面层越

近，串扰就会越小。64减小串扰的方法▪减小串扰的方法就是想办法减小互感和互容。通过仿真，可以得出常用的减小串扰的方法：尽量走带状线，少走微带线减小相邻走线的并行长度增大相邻走线的间距减小走线层和平面层的距离使用信号沿缓的器件▪串扰的其他注意点串扰随电路中负载的变化而变化，对于相同的拓扑

结构和布线情况，负载越大，串扰越大反向串扰在低阻抗源端处会向源端反射对于多条平行线的情况，其中某一线上的串扰为其它各条线各自对其串扰的综合结果，某些情况下，串扰可以抵消对于传输周期信号的信号线，串扰也是周期性的65防止串扰的设计技术▪

将器件的逻辑系列按功能分类。严格控制总线结构▪布局阶段减小元件间的物理距离▪减小平行布线的线长▪器件位置远离I/O互连线和其他对信号恶化和耦合敏感的电路区域▪对控制阻抗的印制线或富含谐波能量的印制线进行端接处理▪避免相互平行的布线，在印制线间保持足够的间距以减小感性耦合效应▪相

邻布线层（微带或带状）要采用正交布线方式，这样会预防邻近布线层间的容性耦合▪减小信号层到参考地的距离▪降低线条阻抗和驱动信号的电平▪用实心的平面结构隔离必须同向布线的布线层（底板叠层分配）66防止串扰的设计技术▪使用相对介电常数较低的叠层▪使用两端和整条线上

有短路过孔的防护布线▪在封装和接插件中不要共用返回引脚▪在叠层设计中把高噪声发射体（时钟、I/O、高速互连等）分隔或隔离在不同的布线层▪用平面作为信号的返回路径▪使用带状线布线